KR19990087560A - 구동 전류 제어용 반도체 웨이퍼 처리 방법 - Google Patents

구동 전류 제어용 반도체 웨이퍼 처리 방법 Download PDF

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KR19990087560A
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에이취. 짐 주니어 풀포드
데릭 리스터즈
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미키오 이시마루
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Abstract

트랜지스터 구동 전류는 집적 회로 파라미터에 의해 반도체 기판 웨이퍼에 걸친 노광을 제어할 수 있게 변화시킴으로서 제어된다. 노광이 변화되는 집적 회로 파라미터는 게이트 산화물 두께, 급속한 온도 어닐링(RTA) 온도, 폴리에칭 바이어스 등을 포함한다.

Description

구동 전류 제어용 반도체 웨이퍼 처리 방법
리소그래픽(lithographic) 공정에서, 포토레지스트는 박막으로서 기판에 인가되고, 연이어 마스크를 통해 노출된다. 이런 마스크는 포토레지스트층내에 생성될 패턴을 한정하는 투명 및 불투명 형태를 포함하고 있다. 빛으로 노출되는 포토레지스트층의 면적(area)은 현상액이라 부르는 특정용제로 용해될 수 있거나 용해될 수 없게 된다. 현상에 뒤따른 포토레지스트에 의해 커버되지 않는 실리콘 산화물 영역은 산화물층내의 마스크 패턴을 에칭하고, 복사(replicate)함으로써 제거된다. 포토레지스트는 2개의 기능을 갖는데, 하나는 포토레지스트내의 마스크 영상을 복사하도록 노출방사에 응답하고, 다른 하나는 연속 처리 동안에 포토레지스트의 잔여 면적의 하위기판을 보호한다.
집적 회로내에 제조된 트랜지스터의 성능은 리소그래픽 공정을 이용하여 형성된 구조의 정밀도(precision)와, 처리동안 각종 물리적 파라미터의 응용에 상당히 의존한다. 예를 들면, 게이트 산화물 두께, 폴리실리콘 에칭 바이어스 및 급속한 열 어닐링(annealing)(RTA) 온도의 가변성은 모두 트랜지스터의 구동전류를 변화시킨다. 구동 전류, 즉 트랜지스터의 소스에서 드레인으로 흐르는 전류는 트랜지스터의 속도 수행능력을 나타낸다. 반도체 웨이퍼에 걸친 트랜지스터의 균일한 구동 전류는 구동전류가 높을 시에도 저 누설 전류와 웨이퍼에 걸친 트랜지스터의 균일한 속도를 갖게 한다. 다른 한편, 웨이퍼에 걸쳐 균일하지 않은 구동 전류는 집적 회로에 의해 고 Icc 대기 전류, 고 누설 전류 및 고 전력 소비를 갖게 한다. 통상적으로, 게이트 산화물 두께, 폴리실리콘 에칭 바이어스 및 급속한 열 어닐링(RTA) 온도와 같이 구동 전류를 변화시키는 파라미터의 가변성을 줄임으로써 구동 전류 균일성이 획득된다. 그러나, 이런 파라미터의 가변성을 줄이기는 어렵다. 구동 전류를 변화시키는 파라미터의 가변성을 줄임으로써 성취할 수 있는 것 이상으로 구동 전류의 균일성을 조성하는 방법을 필요로 한다.
또한, 전체 웨이퍼에 걸친 구동 전류가 매우 균일한 구동 전류의 타이트한 분포에 따른 집적 회로를 필요로 한다.
또한, 전체 반도체 웨이퍼에 걸친 구동 전류가 균일한 집적 회로를 신뢰할 수 있게 제조하는 방법을 필요로 한다.
본 발명은 반도체 기판상에 집적 회로를 제조하는 방법에 관한 것으로서, 특히, 집적 회로 파라미터에 의해 웨이퍼에 걸친 노광(exposure)을 변화시킴으로써 트랜지스터 구동 전류의 제어 정도를 향상시키는 제조 방법에 관한 것이다.
신규성을 가진 본 발명의 특징은 특히 첨부한 청구의 범위에서 설명된다. 그러나, 본 발명은 동작 구조 및 방법에 관해 아래의 설명 및 첨부한 도면을 참조로 이해된다.
도 1 은 통상적인 포토레지스트 공정의 단계를 설명한 플로우챠트.
도 2 는 MOS 트랜지스터를 포함한 반도체 웨이퍼의 단면도.
도 3 은 웨이퍼상의 게이트 산화물 두께의 분포를 나타낸 반도체 웨이퍼의 그림 톱뷰(top pictorial view).
도 4 는 웨이퍼상의 게이트 산화물 두께의 분포를 나타낸 반도체 웨이퍼의 단면도.
도 5 는 웨이퍼상의 게이트 산화물 두께의 분포 및, 웨이퍼에 걸친 구동 전류 균일성을 제어하기 위해 이용된 리소그래픽 노광의 분포를 설명한 그래프.
도 6 은 웨이퍼상의 폴리실리콘 에칭 바이어스의 분포를 나타낸 반도체 웨이퍼의 그림 톱뷰.
도 7 은 웨이퍼상의 폴리실리콘 에칭 바이어스의 분포 및, 웨이퍼에 걸친 구동 전류 균일성을 제어하기 위해 이용된 리소그래픽 노광의 분포를 설명한 그래프.
도 8 은 웨이퍼상의 급속한 열 어닐링(RTA)의 분포를 나타낸 반도체 웨이퍼의 그림 톱뷰.
도 9 는 웨이퍼상의 급속한 열 어닐링(RTA) 온도의 분포 및, 웨이퍼에 걸친 구동 전류 균일성을 제어하기 위해 이용된 리소그래픽 노광의 분포를 설명한 그래프.
도 10 은 반도체 웨이퍼상의 다수의 트랜지스터 소자에 대한 구동 전류값의 분포를 설명한 그래프.
도 11 은 웨이퍼에 걸친 구동 전류 균일성을 제어하는 데에 이용된 리소그래픽 노광의 분포를 결정하기 위해 전류 밀도에 영향을 주는 파라미터의 다수의 분포를 설명한 그래프.
도 12 는 노광을 이용한 장치의 스캐닝 패턴을 설명한 반도체 웨이퍼의 그림 톱뷰.
도 13 은 다수의 면적으로의 웨이퍼의 분할을 나타낸 반도체 웨이퍼의 그림 톱뷰.
도 14 는 집적 회로의 제조동안 반도체 웨이퍼상의 구동 전류 공간 분포를 제어하는 방법을 설명한 플로우챠트.
본 발명에 따르면, 트랜지스터의 구동 전류는 집적회로 파라미터에 의해 반도체 기판 웨이퍼에 걸친 노광을 제어할 수 있게 변화시킴으로써 제어된다. 노광이 변화될 수 있는 집적 회로 파라미터는 게이트 산화물 두께, 급속한 온도 어닐링(RTA) 온도, 폴리에칭 바이어스 등을 포함한다.
본 발명의 실시예에서, 반도체 웨이퍼는 다수의 면적으로 분할되고, 다수의 면적의 각각의 노광이 제각기 독립적으로 제어되는 포토리소그래픽 공정이 이용된다.
본 발명의 실시예에서, 노광이 방사 패턴에서의 노광 강도를 변화시키도록 제어됨으로써 웨이퍼의 중심에서 가장자리로 이동시키도록 노광이 변화되는 포토리소그래픽 공정이 이용된다.
본 발명의 일실시예에 따르면, 집적 회로의 제조동안 반도체 웨이퍼상에서 구동 전류 공간 분포를 제어하는 방법은 구동 전류를 실현하는 파라미터의 반도체 웨이퍼상의 공간 분포를 결정하는 단계, 구동 전류상에서 파라미터의 효과를 결정하는 단계와, 파라미터의 효과가 방해를 받도록 반도체 웨이퍼상의 공간 분포내에서 반도체 웨이퍼를 일루미네이션(illumination)으로 변할 수 있게 노출시키는 단계를 포함한다.
기술된 반도체 처리 방법은 많은 잇점을 갖는다. 한가지 잇점은 전류 구동이 반도체 웨이퍼에 걸쳐 거의 일정하게 행해진다는 것이다. 이런 잇점은, 반도체 기술이 향상되고, 웨이퍼가 더욱 커질시에 중요도를 증가시킨다. 반도체 웨이퍼의 사이즈가 8 에서 10 내지 12 인치 직경 웨이퍼로 증가할 시에, 게이트 산화물 두께, 폴리실리콘 에칭 바이어스 및 RTA 온도와 같은 파라미터로 웨이퍼에 걸친 가변성은 또한 증가하여, 구동 전류를 더욱 크게 변화시킨다.
도 1 에서, 선택적 기판 청결(cleaning) 단계(110), 스핀 코팅 단계(112), 프리-베이크(pre-bake) 단계(114), 노광 단계(116), 선택적 포스트 노광 처리 단계(118), 현상 단계(120), 선택적 디-스컴(de-scum) 단계(122), 포스트-베이크 단계(124), 폴리실리콘 에칭 단계(126) 및 포토레지스트 스트립 단계(128)를 포함하는 통상적인 포토레지스트 프로세스(100)의 플로우챠트가 도시된다. 선택적인 단계는 어떤 물질의 처리를 위해 이용되지 않는다.
포토레지스트 처리에 따른 많은 문제점으로 반도체 웨이퍼 표면이 더렵혀지거나 오염된다. 기판 청결 단계(110)는 웨이퍼 표면을 청소하여, 리소그래픽 공정에 악영향을 주는 기판 표면의 더러운 부분을 제거하는 데에 이용된다. 더러운 기판 표면에서 나타난 문제점은 약한 점착성, 핀홀(pinhole) 및 불투명한 스폿(spot)과 같은 결함, 라인폭 제어의 손실 또는 몇몇 패턴 요소의 완전한 손실을 포함한다. 기판 청결 단계(110)는 VLSI 제조 기술에서의 대부분의 표면에 선택적인 데, 그 이유는 대부분의 표면이 열 산화 또는 감소된 압력 증착 기술에 의해 형성됨으로써 표면이 형성에 뒤따라 즉시 가장 깨끗해 지기 때문이다. 표면 형성과 동시에 즉시 처리되기 시작할 경우, 기판 청결 단계(110)는 필요치 않는다. 어떤 경우에, 기판 청결 단계(110)는 기판 표면에 의해 급속히 흡수되는 대기(atmosphere)로 부터 습기를 제거하도록 탈수 베이킹과 조합된다. 탈수 베이킹은 대기 압력과 3개의 온도 플래토(plateau), 즉 표면 물 분자를 제거할 150 내지 200℃, 느슨하게 수용된 수화(hydration) 물을 방출할 400℃ 및, 전체 탈수를 위한 약 750℃에서 수행된다. 통상적으로 스핀 코팅 또는 증기 프라이밍(priming)에 의해 헥사메틸디실라잔(HMDS)과 같이 점착성을 향상시키도록 구성된 물질의 프리레지스트 코팅으로 프라이머를 사용하는 프라이밍 단계는 기판 청결 단계(110)와 결합된다.
스핀 코팅 단계(112)에서, 전체 웨이퍼위에 바람직한 두께의 결함없는 균일 점착 중합막을 생성시키도록 포토 레지스트로 기판 웨이퍼가 스핀 코팅된다. 포토레지스트는 원형 기판 웨이퍼에 사용되고, 웨이퍼는 포토레지스트가 본질적으로 건조될 때까지 급속히 스핀된다. 스핀 코팅은 통상적으로 대략 ±100 옹스트롬의 웨이퍼에 걸쳐 포토레지스트막을 균일하게 분포시킨다. 스핀 코팅 단계(112)는 3개의 단계, 즉 레지스트 용액을 웨이퍼상에 분배하는 단계, 웨이퍼를 최종 회전 속도(예를 들어, 약 20,000rpm/sec)로 빠르게 가속시키는 단계 및, 바람직한 두께를 설정하고, 포토레지스트막을 건조시키도록 일정한 각속도(예를 들어, 20 내지 30초 동안 3000 내지 7000rpm)로 스핀하는 단계를 포함한다. 포토레지스트 점도(viscosity) 및 막 두께가 온도에 의존하므로, 온도는 기판 웨이퍼, 열 평행으로 유지된 포토레지스트 및 스핀더 하드웨어에 따른 스핀 코팅동안 ±1℃로 제어된다.
프리-베이크 단계(114)는 포토레지스트 코팅 웨이퍼가 소정의 온도에 영향을 받는 소프트-베이크 과정이다. 프리-베이크 단계(114)는 스핀-온 포토레지스트에서 용제를 제거하고, 스핀 프로세스에서 전단력에 의해 유발된 어닐 응력과 포토레지스트의 점착성을 향상시키도록 수행된다. 소프트-베이킹의 정도는 온도, 베이킹시간 및 베이킹 장비에 의존하고, 포토레지스트의 잔여 용제 함유량을 결정한다. 현상액에 의한 포토레지스트의 부착률은 용제 농도에 상당히 의존한다. 일반적으로, 잔여 용제가 많을수록, 현상액의 융해율이 높아짐으로써, 불충분한 소프트-베이킹에 따른 웨이퍼는 웨이퍼의 노출 및 비노출 영역내의 현상액으로 부착된다. 소프트-베이킹은 노광 및 현상부에 근접하여 링크된다. 소프트베이킹은 통상적으로 대류, 적외선(IR) 및 가열판 오븐내에서 수행된다. 소프트 베이킹은 매우 청결한 상태에서 균일 제어 온도를 발생시킬려고 한다.
노광 단계(116)는 레지스트내에 잠상을 발생시키도록 웨이퍼를 소정의 방사형으로 노출시킴으로써, 웨이퍼의 포토레지스트 코팅 및 소프트 베이킹 후에 수행된다. 노광의 정도는 포토레지스트상의 에너지 충돌량을 조정함으로써 제어된다. 노광 에너지는 방사원의 세기와 노광 시간의 곱이다. 노광 단계(116)는 여러 가지 이유로 포토레지스트 처리시에 중요한 단계이다. 첫째로, 노광은, 긴 노광 프로세스가 다른 포토레지스트 처리단계에 관해 스루풋(throughput)을 제한하게 할 수 있도록 웨이퍼를 독립적으로 처리하는 이미징 시퀀스의 단계이다. 또한, 노광 동안 처리 스루풋을 증가시킬려고 함으로써 통상적으로 분해능(resolution)이 감소된다. 노광 시간이 길수록, 통상적으로 고 분해능 포토레지스트의 스루풋은 더욱 느려진다.
노광 단계(116) 동안, 광화학 변환이 포토레지스트내에서 일어난다. 최적 노광 프로세스의 목표는 가장 짧은 시간내에서 바람직한 화학선 효과를 발생시킴과 동시에 고재생력을 유지하는 것이다. 노광 단계(116)의 최적화는 포토레지스트 프로세스(100)의 다른 단계와 매우 상관된다. 특히, 2광 단계(116)의 최적화는 최적 레지스트 두께를 결정하고, 형성된 다중 웨이퍼중에서 상기 최적 두께를 웨이퍼에 걸쳐 균일하게 생성시키는 데에 달려 있다. 노광 단계(116)는 또는 노광 조건을 보상하는 소프트-베이크 프로세스를 선택하고, 마스크 및 노광 도구에 관련하여 라인폭 사양(specification) 및 치수 공차를 결정하는 데에 달려 있다. 노광 단계(116)는 또한 현상액 농도, 온도, 애지테이션(agitation) 필요조건을 설정하고, 포토레지스트 프로세스(100)의 다른 단계에 의한 포스트-베이크 조건을 선택하는 데에 달려 있다. 포토레지스트 프로세스(116)는 또한 포토레지스트 에칭 프로세스의 사양에 의존한다.
포토레지스트 두께의 변화로 라인폭이 변화된다. 예를 들면, 포토레지스트 두께의 20%의 변화로 실제 허용 가능한 0.25㎛ 의 라인폭이 변화될 수 있다. 그러나, 통상적으로 다른 파라미터, 에를 들어 라인 폭을 임팩트(impact)시키는 램프 강도 및 현상액 농도는 또한 가변성을 갖는다. 그런 모든 파라미터가 최악의 변화를 나타낼 경우, 더욱 큰 누적 라인폭이 초래함으로써, 포토레지스트 두께의 20% 변화는 허용 가능한 한 세트의 포토레지스트 프로세스 변화의 부분으로서 받아들일 수 없다.
화학선(actinic) 광파가 포토레지스트막을 통해 기판 아래로 전파하여, 포토레지스트를 통해 기판 뒷면으로 무반사시킬 시에 유발되는 정재파에 의해 노출 단계(116)의 결과는 변할 수 있게 행해진다. 반사파가 입사파를 건설적 및 파괴적으로 방해함으로써, λ/4n 의 격리(separation)로 고 및 저 노광의 구역을 생성시키는 데, 여기서 λ은 일루미네이션의 파장이고, n 은 포토레지스트의 굴절률이다. 포토레지스트의 빛의 세기의 주기적 변화로 포토레지스트가 층 두께 전역에 균일하지 않은 에너지 선량(dose)이 받아드려지기 때문에 정재파는 부적절하다. 정재파는 또한 부적절하게도 서로 다른 포토레지스트 두께에서 간섭 효과에 의해 포토레지스트에 결합된 전체 에너지의 변화로 포토레지스트가 한 단계를 크로스(cross)할 시에 라인폭을 변화시킨다. 빛의 세기의 주기적 변화 및 라인폭 변화 양자는 포토레지스트의 분해능을 손실시킨다.
포토레지스트 라인폭 변화는 포토레지스트 두께가 크게 변할 경우에 여러 단계 부근에서 제어하기가 가장 어렵다. 이런 변화는 서로 다른 두께에서 포토레지스트내에 결합되는 에너지 차로 부터 유발되어, 회절, 반사와 정재파 효과에 의해 여러 단계에서 빛을 산란시킨다.
여러 단계를 거쳐 라인 폭 변화를 감소시키는 한가지 기술은 포토레지스트에 침투하는 대부분의 방사 에너지를 흡수하는 반-반사 코팅(ARC)의 용법을 포함한다. 정재파 효과는 더욱 적은 방사에너지가 기판을 무반사시키는데 이용할 수 있기 때문에 실질적으로 감소된다. 지형에서의 산란은 또한 억제된다. ARC는 웨이퍼 지형을 부분적으로 평탄화시키고, 또한 여러 단계를 거쳐 라인폭 변화를 향상시킨다. 그러나, ARC 의 용법은 또한 몇가지 결점을 갖고 있다. 특히, 2개의 엑스트라 프로세스 단계는 ARC의 용법, 즉 포토레지스트를 스핀 온하기 전의 ARC의 스핀 코팅과, 포토레지스트를 스핀 온하기 전의 ARC의 프리베이킹을 통해 초래된다. 선택적인 포스트 노광 처리 단계(118)는 ARC가 이용될 경우에 초래된다. 포스트 노광 처리 단계(118)는 패턴을 ARC 로 전달하는 단계를 포함한다.
현상 단계(120)는 포토레지스트막을 현상하여, 에칭, 이온-주입, 리프트-오프(lift-off) 등을 위한 마스크 역할을 하는 이미지뒤에 남겨놓는다. 현상 단계(120)는 적당한 감축없이 노출되지 않은 레지스트의 원래의 두께를 남겨놓는 동시에 특정 패턴 치수를 정확히 산출할려고 한다. 현상은 최소 패턴 왜곡 또는 팽창을 유발시키고, 현상 시간은 1분 이하로 짧다. 현상은 통상적으로 담금(immersion), 스프레이 또는 푸들 현상으로 성취된다. 담금 현상은 웨이퍼를 현상액 용기내에서 담그고, 특정 온도에서 특정 시간 동안 웨이퍼를 애지테이트(agitate)한다. 스프레이 현상은 회전 웨이퍼상에 현상액을 스프레이하고, 현상액의 제어부가 웨이퍼를 드레인 오프하게 한다. 푸들 기술은 고정량의 현상액을 정적 웨이퍼상으로 분배함으로써 수행된다. 현상 단계(120)는 통상적으로 현상액 농도, 현상액 온도 및 현상액 애지테이션 방법에 의해 최적화된다.
선택적 디-스컴 단계(122)는 원치 않는 작은 면적, 에를 들어 몇백 옹그스트롬 면적내의 매우 작은 량의 포토레지스트를 통상적으로 제거하는 데에 이용되는 마일드 플라즈마 처리법이다. 디-스컴 단계(122)는 현상 단계(120)동안에 제거되지 않는 포토레지스트를 제거하는 데에 이용된다.
포스트-베이크 단계(124)동안, 잔여 용제를 제거하여 점착성을 향상시키고, 포토레지스트의 에칭 저항성을 높이도록 현상후 에칭전에 포토레지스트에는 온도가 높아진다.
폴리실리콘은 에칭 단계(126)에서 에칭되고, 포토레지스트는 포토레지스트 스트립 단계(128)에서 제거된다.
도 2 에서, 반도체 웨이퍼(200)의 단면도는 반도체 기판(220), 소스 확산부(222), 드레인 확산부(224) 및, 게이트 산화물층(228)에서 형성된 게이트(226)를 포함한 MOS 트랜지스터(210)를 도시한 것이다. MOS 트랜지스터(210)는 게이트(226)의 측면상의 스페이서 산화물(232)에서 형성된 스페이서(230)을 갖는다. 가볍게 도핑된 드레인(LDD) 영역(234)은 스페이서(230) 밑에 있는 기판(220)내로 확산된다.
도 3 및 4 에서, 제각기 반도체 웨이퍼(300)의 그림 톱뷰 및 단면도는 웨이퍼(300)상에서 게이트 산화물 두께 분포(310)를 설명한 것이다. 게이트 산화물 두께를 측정하는 다수의 방법은 반도체 처리 기술분야에 공지되어 있다. 예를 들면, 게이트 산화물 두께는 스캐닝 전자 현미경(SEM) 사진을 이용하여 측정된다. 전자현미경은 광학 현미경을 이용하여 가능한 상당히 확대할 샘플을 조사하기 위해 전자빔을 사용한다.
다른 실시예에서, 분광 광도계가 UV 의 입사광 빔을 가시 범위(480 내지 790nm)에 공급하는 광 간섭 방법을 이용하여 게이트 산화물 두께를 측정한다. 빛의 입사 파장은 입사각이 일정하게 유지될 시에 변화된다. 반사된 빛의 세기는 파장의 함수로서 측정된다.
게이트 산화물 두께는 또한 측정 파장에서 광 굴절률 뿐만 아니라 산화물 두께를 측정하기 위한 비파괴적 광학 기술을 갖춘 일립서미트리 기술은 빛이 표면에서 반사될 시에 편광 상태의 변화를 이용한다. 편광 상태는 평행 및 수직 방사 성분의 상대 크기와, 평행 및 수직 성분의 위상차에 의해 결정된다. 편광 상태의 변화는 실리콘의 광학 상수, 빛의 입사각, 산화막의 광학 상수 및 산화막 두께에 의존한다. 기판의 광학 상수가 공지되고, 상기 막이 테스트 파장으로 흡수되지 않을 경우, 반사된 빔의 편광 상태는 광학 상수 및 게이트 산화막의 두께에 의존한다.
다른 실시예에서, 게이트 산화물 두께는 캐패시턴스 방법을 이용하여 측정되지만, MOS 캐패시터를 갖출 필요가 있다. 게이트 산화물 두께는 측정된 산화물 캐패시턴스의 함수, 게이트의 면적, 게이트의 실리콘 이산화물의 유전상수 및 자유공간 유전율로서 결정된다.
또다른 실시예에서, 게이트 산화물 두께는 많은 산화물 두께가 성장되고, 일립서미트리 또는 광 간섭에 의해 측정되는 산화막 색 차트(chart)를 이용하여 측정될 수 있다. 색 차트는 두께 샘플로 부터 준비되어, 게이트 산화물 샘플과 비교된다.
결함없고, 엷은(15 내지 100nm) 고품질 비오염된 균일한 두께 게이트 산화물의 성장은 디바이스 동작에 중요하다. MOS 트랜지스터의 드레인 전류는 게이트 두께에 반비례함으로써, 게이트 산화물은 산화물 브레이크다운 및 신뢰성을 고려하여 가능한 엷게 형성된다. 그러나, 게이트 산화물 두께는 통상적으로 웨이퍼(300)에 걸쳐 일정하지 않지만, 다수의 산화 성장 파라미터에 의해 결정되는 패턴을 갖는다. 이런 파라미터는 웨이퍼내의 실리콘의 결정학 방향, 실리콘 도핑 레벨, 산화 성장 압력의 가스위상내의 할로겐 불순물(예를 들어, Cl, HCl, TCA, TCE)의 존재, 성장동안 플라즈마의 존재 및, 성장 동안 광자 플럭스(flux)의 존재를 포함한다. 이런 파라미터는 반도체 처리 장비형, 처리 동안에 이용되는 온도 및 압력과 같은 다수의 화학 및 물리적 파라미터에 크게 의존한다. 따라서, 게이트 산화물 두께 분포(310)는 많은 서로 다른 형태를 취할 수 있다. 도 3 및 4 에서 도시된 본 예에서, 원형 디스크 웨이퍼내에서 성장 압력 및 온도 분포와 같은 다수의 파라미터는 게이트 산화물 두께의 방사형 패턴을 유발시킬 수 있다. 게이트 산화물 두께의 방사형 분포는 처리 동안에 일어나고, 가스 흐름, 온도 및 압력의 변화를 포함하는 각종 비균일성으로 부터 유발된다. 게이트 산화물 두께 분포(310)의 형태에 영향을 주는 제 2 파라미터는 불충분한 두께 균일성을 유발시키는 고압으로 대류 전류에서 일어나는 온도 비균질성을 갖고 있다. 이런 불충분한 두께 균일성에 대해서는 방사 분포(310)와 교차하는 도 3 에 도시된 지형 두께 라인(312)으로 설명된다. 한 처리 장치에서, 사선 지형 두께 라인(312)은 웨이퍼(300)의 한 측면상에 가스를 흐르게 하는 수직 배치된 노(furnace)에 의해 생성된다.
어떤 처리 시스템에서, 지형 두께 라인(312)은 방사 게이트 산화물 두께 분포(310)에서 우세하다.
도 5 에서, 그래프는 반도체 웨이퍼상의 게이트 산화물 두께의 분포(510) 및, 리소그래픽 노광의 분포(520)를 설명한 것이다. 이런 예에서, 게이트 산화물 두께는 반도체 웨이퍼(300)에 걸쳐 대략 반도체 웨이퍼 디스크의 중심에서의 70 옹스트롬의 두께에서 디스크 외부 가장자리에서의 약 74 옹스트롬의 두께로 변한다.
트랜지스터 소자의 구동 전류는 게이트 산화물 두께에 따라 변한다. 더욱 두꺼운 게이트 산화물층에 대하여, 더욱 엷은 층과 비교되듯이, 더욱 고 전압이 동일량의 전하를 트랜지스터의 채널 영역내에 주입할 필요가 있으며, 이에 의해 구동 전류가 감소된다. 따라서, 더욱 넓은 게이트 산화물 두께는 구동 전류가 감소되게 하고, 더욱 얇은 게이트 산화물 두께는 구동 전류가 증가되게 한다. 게이트 산화물의 두꺼워진 부분은 트랜지스터에 인가된 노광을 증가시켜, 채널 폭을 감소시킴으로써 보상된다. 따라서, 증가된 노광은 반도체 기판상의 두꺼운 게이트 산화물의 영역에 인가됨으로써, 두꺼운 게이트 산화물 영역내에서 트랜지스터 소자의 채널 폭은 감소되고, 이런 영역내의 구동 전류를 높임으로써 전체 반도체 웨이퍼에 걸친 구동 전류는 거의 일정하게 된다.
노광은 반도체 웨이퍼(300)에 걸쳐 제어되어, 웨이퍼(300)에 걸친 구동 전류 균일성을 향상시킨다. 통상적인 반도체 처리에 있어서, 동일한 노광은 웨이퍼에 걸친 게이트 산화물 두께의 변화를 고려하지 않고 웨이퍼의 모든 위치에서 처리 롯(lot)의 모든 웨이퍼에 인가된다. 본 발명의 실시예에서, 도 5 는 노광이 반도체 웨이퍼(300)에 걸쳐 변화되어, 구동 전류를 웨이퍼(300)에 걸쳐 균일하게 함을 나타내고 있다. 특히, 웨이퍼(300)에 인가된 노광은 웨이퍼(300)의 중심에서 더욱 낮아지는데, 여기서 게이트 산화물 두께는 더욱 작고, 게이트 산화물 두께의 중가에 비례하여 반도체 웨이퍼(300)의 주변으로 방사형으로 증가된다. 이런식으로, 반도체 웨이퍼(300)에 인가된 노광은 게이트 산화물 두께의 차를 보상하도록 변화된다.
구동 전류상의 게이트 산화물 두께의 효과는 반도체 웨이퍼 상의 다수 위치에서 다중 트랜지스터 소자의 구동 전류를 측정하고, 반도체 웨이퍼의 대응 위치에서 측정된 게이트 산화물 두께와 측정된 구동 전류를 관련시킴으로써 결정된다.
도 6 에서, 반도체 웨이퍼(600)의 그림 톱뷰가 웨이퍼(600)상의 폴리실리콘 에칭 바이어스 분포(610)를 설명한 것이다. 폴리실리콘 에칭 바이어스는 에칭 구조 및 마스크 구조의 횡 치수의 차이다. 따라서, 에칭 바이어스는 에칭의 균일성의 측정값이다. 폴리실리콘 에칭 바이어스의 변화로, 채널 폭, 소스 및 드레인 확산 위치등과 같은 트랜지스터 구조에서 치수가 변할 수 있어, 궁극적으로, 반도체 웨이퍼(600)에 걸친 구동 전류의 불균일성을 유발시킨다. 폴리실리콘 에칭 바이어스는 통상적으로 웨이퍼(600)에 걸쳐 불균일하고, 다수의 파라미터에 의해 결정되는 패턴을 가지고 있다. 이런 파라미터는 온도, 플라즈마 밀도 및 가스 흐름을 포함한다. 파라미터는 또한 웨이퍼상의 폴리실리콘 증착의 균일성 및, 반도체 웨이퍼(600)상의 포토레지스트 코팅의 균일성 뿐만 아니라 로딩(loading) 효과를 포함한다. 예를 들면, 폴리실리콘의 구조 및 성질은 실질적으로 증착온도, 도펀트형 및 농도와 부수적인 열 사이클링에 의존한다. 이런 파라미터는 일반적으로 폴리실리콘의 결정 또는 비정질 특성을 결정한다. 게다가, 포토레지스트는 통상적으로 포토레지스트를 가진 웨이퍼(600)의 스핀 코팅에서 생기는 반도체 웨이퍼(600)에 걸친 불균일성 두께를 가질 수 있다. 도 6 에 도시된 예에서, 폴리실리콘과 포토레지스트의 두께 균일성의 조합된 변화는, 폴리실리콘 에칭 바이어스가 반도체 웨이퍼 디스크(600)의 중심 방향으로 더 크고, 상기 중심에서의 방사형 간격이 디스크의 가장자리로 크게 될 시에 그의 단조롭게 감소하는 방사형을 가진 폴리실리콘 에칭 바이어스 가변성을 유발시킨다. 도 6 에 도시된 폴리실리콘 바이어스 에칭 분포(610)에 따르면, 반도체 웨이퍼(600)는 방사혀으로 분할 될 수 있음으로써, 노광이 방사 패턴의 노광 세기를 변화시키도록 제어됨으로써 웨이퍼(600)의 중심(614)에서 가장자리(612)로 이동시키기 위해 노광을 변화시키는 포토리소그래픽 공정을 이용한다.
소정의 실시예에서, 폴리실리콘 에칭 바이어스는 스캐닝 전자 현미경(SEM) 사진을 이용하여 측정된다. 전자 현미경은 광학 현미경을 이용하여 가능한 더 크게 확대한 샘플을 조사하도록 전자 빔을 이용한다.
도 7 에서, 그래프는 반도체 웨이퍼(600)상의 폴리실리콘 에칭 바이어스의 분포(710) 및, 리소그래픽 노광의 분포(720)를 설명한 것이다. 이런 예에서, 폴리실리콘 에칭 바이어스는 반도체 웨이퍼 디스크(600)의 중심에서의 비교적 고 에칭 바이어스에서 디스크 주변에서의 저 에칭 바이어스로 반도체 웨이퍼(600)에 걸쳐 변한다. 특히, 구동 전류가 더욱 더 균일하게 하는 폴리실리콘 에칭 바이어스가 클수록, 구동 전류가 반도체 웨이퍼(600)에 걸쳐 더욱 균일하게 하는 폴리실리콘 에칭 바이어스는 더욱 작아진다.
노광은 반도체 웨이퍼(600)에 걸쳐 제어되어, 웨이퍼(600)에 걸친 구동 전류 균일성을 향상시킨다. 본 발명의 실시예에서, 도 7 은 노광이 반도체 웨이퍼(600)에 걸쳐 변화되어, 구동 전류를 웨이퍼(600)에 걸쳐 균일하게 함을 나타내고 있다. 특히, 웨이퍼(600)에 인가된 노광은 웨이퍼(600)의 중심에서 더욱 낮아지는데, 여기에서 폴리실리콘 에칭 바이어스는 더욱 크고, 폴리실리콘 에칭 바이어스의 감소에 비례하여 반도체 웨이퍼(600)의 주변으로 방사형으로 증가된다. 이런식으로, 반도체 웨이퍼(600)에 인가된 노광은 폴리실리콘 에칭 바이어스의 차를 보상하도록 변화된다.
구동 전류상의 폴리실리콘 에칭 바이어스의 효과는 반도체 웨이퍼상의 다수 위치에서 다중 트랜지스터 소자의 구동 전류를 측정하고, 반도체 웨이퍼의 대응 위치에서 측정된 폴리실리콘 에칭 바이어스 측정치와 측정된 구동 전류를 관련시킴으로써 결정된다.
도 8 에서, 반도체 웨이퍼(800)의 그림 톱뷰는 웨이퍼(800)상의 급속한 열 어닐링(RTA) 온도 분포(810)를 설명한 것이다. 반도체 웨이퍼는 집적 회로 제조동안 많은 상승 온도 단계를 거치게 된다. 집적 회로 소자는 웨이퍼내의 도펀트의 정확히 제어된 영역을 생성시킴으로써 제조된다. 열처리는 도펀트가 확산되게 하고, 도펀트 농도 및 위치의 제어를 감소시킬 수 있다. 급속한 열어닐링(RTA)은 짧은기간 고온처리하여 도펀트 확산을 감소시킴과 동시에 바람직한 공정효과를 성취한다.
반도체 웨이퍼(800)에 걸친 온도가 균일하고 일정할 시에 최적 RTA 처리가 성취된다. 그러나, 반도체 웨이퍼(800)가 RTA 처리 동안 설치되기 때문에, RTA 온도 분포(810)로 도시된 바와 같이 웨이퍼의 가열 및 냉각상태는 방사 패턴에서 변할 수 있다. 가변 RTA 온도 분포(810)의 한 결과는(도 2 에 도시된) 가볍게 도핑된 드레인(LDD) 확산부(234)의 도펀트가 게이트(226)하에 확산하여, 트랜지스터내의 이롭지 못한 "핫-캐리어 효과"를 유발시킨다. 핫-캐리어 효과는 충돌 전리에 의해 생성되어, 트랜지스터의 실리콘 산화물내로 주입되는 핫 전자에 의해 유발된다. 핫 전자는 드레인(224)근처에서 트랩되고, 효과적인 채널 길이 Leff를 짧게 한다. 주입 및 트랩 핫 전자는 또한 트랜지스터 임계 전압 VT, 트랜지스터 트랜스컨덕턴스 gm 의 증가 및 구동 전류의 증가를 유발시킨다. RTA 온도 분포(810)의 변화로 RTA 온도가 반도체 웨이퍼 디스크(800)의 중심으로 더 크게 되고, 중심에서의 방사형 간격이 디스크의 가장자리로 증가할 시에 거의 단조롭게 감소하는 방사형을 갖게 된다. 도 6 에 도시된 RTA 온도 분포(810)에 따르면, 반도체 웨이퍼(800)는 방사형으로 분할될 수 있음으로써, 노광이 방사 패턴의 노광 세기를 변화시키도록 제어됨으로써 웨이퍼(800)의 중심(814)에서 가장자리(812)로 이동시키기 위해 노광을 변화시키는 포토리소그래픽 공정을 이용한다. 한 예에서, 방사 패턴내에서 반도체 웨이퍼(800)에 걸친 노광을 제어함으로써, 중심 영역(830)내의 노광은 예를 들어, 400mJ이고, 증대 방사 영역(832)내에서는 402mJ의 노광이 사용되며, 다음 증대 방사 영역(834)에는 404mJ의 노광이 사용된다.
도 9 에서, 그래프는 반도체 웨이퍼(800)상의 RTA 온도의 분포(910) 및, 리소그래픽 노광의 분포(920)를 설명한 것이다. 이런 예에서, RTA 온도는 반도체 웨이퍼 디스크(800)의 중심에서의 비교적 고 에칭 바이어스에서 디스크 주변에서의 저 에칭 바이어스로 반도체 웨이퍼(800)에 걸쳐 변한다. RTA 온도는 트랜지스터의 구동 전류를 제어한다. 특히, 더욱 고 RTA 온도는 소자의 효과적인 채널 길이 Leff를 감소시키고, 트랜지스터의 임계 전압 VT을 감소시키며, 트랜지스터 트랜스컨덕턴스 gm를 증가시키며, 구동 전류를 증가시킨다. 더욱 저 RTA 온도는 소자의 효과적인 채널 길이 Leff 를 증가시키고, 트랜지스터의 임계 전압 VT을 증가시키며, 트랜지스터의 트랜스컨덕턴스 gm를 감소시키며, 구동 전류를 감소시킨다.
소정의 실시예에서, RTA 온도는 반도체 처리 기술분야에 공지된 바와 같이 다수의 열전쌍(thermocouple)을 이용하여 측정된다. 열전쌍은 전기 회로를 형성하도록 각 단부에서 2개의 서로 다른 금속을 사용한다. 2개의 접합부가 서로 다른 온도로 유지될 경우, 기전력(EMF)은 접합부 사이에서 발생된다.
노광은 반도체 웨이퍼(800)에 걸쳐 제어되어, 웨이퍼(800)에 걸친 구동 전류 균일성을 향상시킨다. 본 발명의 실시예에서, 도 9 는 노광이 반도체 웨이퍼(800)에 걸쳐 변화되어, 구동전류를 웨이퍼(800)에 걸쳐 균일하게 함을 나타내고 있다. 특히, 웨이퍼(800)에 인가된 노광은 웨이퍼(800)의 중심에서 더욱 낮아지는데, 여기서 RTA 온도는 더욱 크고, RTA 온도의 감소에 비례하여 반도체 웨이퍼(800)의 주변으로 방사형으로 증가된다. 이런 식으로, 반도체 웨이퍼(800)에 인가된 노광은 RTA 온도의 차를 보상하도록 변화된다.
구동 전류상의 RTA 온도의 효과는 반도체 웨이퍼 상의 다수 위치에서 다중 트랜지스터 소자의 구동 전류를 측정하고, 반도체 웨이퍼의 대응 위치에서 측정된 RTA 온도와 측정된 구동 전류를 관련시킴으로써 결정된다.
도 10 에서, 전류 구동 분포 그래프(1000)는 반도체 웨이퍼상에서 다수의 트랜지스터 소자에 대한 구동 전류값의 분포를 설명한 것이다. 전류 구동 분포 그래프(1000)의 횡좌표는 다수의 트랜지스터 소자에 대한 전류 구동값을 나타낸다. 전류 구동 분포 그래프(1000)의 좌표는 특정 전류 구동값을 가진 소자의 수를 나타낸다. 통상적인 전류 구동 분포(1010)는 통상적인 반도체 웨이퍼의 전류 구동 분포를 나타낸다. 향상된 전류 구동 분포(1020)를 나타낸 라인은 전류 구동 균일성을 향상시키도록 제어된 노광을 이용하여 반도체 웨이퍼의 전류 구동 분포를 나타낸 것이다. 향상된 전류 구동 분포(1020)는 통상적으로 평균 또는 공칭값(1022)과 같은 중간 어림치에 관한 가우스형을 갖는다. 통상적인 전류 구동 분포(1010)에 대한 3-시그마 통계적 측정부(1012) 및, 향상된 전류 구동 분포에 대한 3-시그마 통계적 측정부(1024)는 제어된 노광법에 의해 성취된 전류 구동 분포의 압축(compaction)을 설명한 것이다. 하위 규격 한계값(1030) 및 상위 규격 한계값(1032)이 명시된다. 하위 규격 한계값(1030) 보다 작은 전류 구동에 따른 트랜지스터 소자 및, 상위 규격 한계값(1032)보다 큰 전류 구동에 따른 트랜지스터 소자는 소거된다.
기술된 처리 방법은 통상적으로 1-시그마(1표준 편차)에 의해 전류 구동 분포의 변화를 감소시킨다. 전류 구동 분포는 타이트(tight)해지고, 분포의 후미(tail)는 실질적으로 제거됨으로써, 어떤 트랜지스터 소자도 허용 가능한 범위 밖의 전류 구동을 갖지 않는다. 전류 구동 분포의 변화의 실질적인 감소로 제조된 집적 회로가 누설 전류를 저 레벨로 유지할 동안 구동 전류를 증가시킴으로써 고속으로 동작된다. 특히, 향상된 전류 구동 본포(1020)는 공칭값(1022)에 대해 조밀함으로써 소수의 소자가 하위 규격 한계값(1030)이하의 전류구동을 가져, 공칭값(1022)이 저 전류 구동으로 인해 소거되는 소자의 수를 증가시키지 않고 증가될 수 있다. 이런 식으로, 집적 회로의 동작 주파수는 잇점으로 증가된다. 노광은 반도체 웨이퍼에 걸쳐 변화됨으로써, 전체 분포의 소자의 전류 구동은 증가되어, 고속 동작 주파수를 허용한다. 예를 들면, 집적회로의 동작주파수는 수십 메가헤르쯔의 정도만큼 증가될 수 있다.
동작 주파수의 그런 증가에 대한 토대는 통계적 파라미터의 분석으로 마련된다. 한 통계적 파라미터는 프로세스 특성의 분포의 폭대 6개의 표준 편차에 대한 허용가능한 규격의 비인 프로세스 능력 인덱스 cp이다. 이런 프로세스 능력 인덱스 cp는 2사이드 통계적 분포에 적용할 수 있다. 다른 통계적 파라미터는 3개의 표준 편차로 분할되고, 규격 한계값에서 프로세스 평균값까지의 간격의 비인 1 사이드 프로세스 능력 인덱스 Cpk 이다. 1 사이드 프로세스 능력 인덱스 Cpk 는 반도체 웨이퍼내에서 다수의 소자에 대한 전류 구동 분포가 하위 규격 한계값(1030) 및 상위 규격 한계값(1032) 만큼 바운드(bound)된 규격 한계값내에서 얼마나 적합한지를 나타낸다. 분포의 Cpk 값이 크면 클수록, 더 많은 소자가 소거되도록 정의된 규격에 충족하지 않는 집적 회로 소자가 많아진다.
도 11 에서의 그래프는 게이트 산화물 두께 기능(520), 폴리실리콘 에칭 바이어스 기능(720) 및, 전류 밀도에 영향을 주는 RTA 온도 기능(920)를 포함하고, 파라미터의 변화를 보상하는 다수의 노광 기능을 설명한 것이다. 이런 노광 기능은 웨이퍼에 걸친 구동 전류 균일성을 제어하는 데에 사용된 리소그래픽 노광의 분포를 결정하도록 조합된다. 반도체 웨이퍼에 걸친 노광 분포는 다수의 파라미터의 각 파라미터를 보상하도록 결정된다. 특히, 노광은 도 5, 7 및 9 에서 제각기 설명되는 게이트 산화물 두께 분포(510), 폴리실리콘 에칭 바이어스 분포(610) 및 RTA 온도 분포(910)의 각각을 보상하도록 웨이퍼의 중심에서 가장자리로 증가된다. 실리콘 처리 방법의 다른 실시예에서, 서로 다른 노광분포는 다수의 파라미터를 보상하도록 사용될 수 있다. 소정의 실시예에서, 노광은 웨이퍼의 가장자리에서 중심으로 증가될 수 있다. 또한 서로 다른 파라미터는 예를 들어 노광 분포의 조합된 변화가 부분적으로 또는 완전히 소거될 수 있도록 노광 분포를 방해함으로써 보상될 수 있다. 소정의 방법 실시예에서 노광의 패턴은 방사 패턴과 다르게 패턴될 수 있다.
도 12 에서의 반도체 웨이퍼(1200)의 그림 톱뷰는 노광을 사용하기 위한(도시되지 않은) 스캐닝 장치의 스캐닝 패턴(210)을 설명한 것이다. 반도체 처리 기술 분야에 공지된 스캐닝 장치는 X-Y 직선(rectilinear) 패턴에서 필드를 스캔하는 스텝퍼(stepper)를 포함한다. 스캐닝 장치는 또한 필드내의 일루미네이터의 위치 설정, 스캔 필드내의 각 위치에서의 노광 세기 또는 에너지 및 노광 시간을 제어하는 제어기를 포함한다. 스캐닝 장치는 노광 세기(예를 들어, mJ)의 스캔 포뮬러(formula) 및 지속 시간(예를 들어, 초)이 쉽게 세이브(save)되고, 수정되도록 프로그램할 수 있다. 반도체 웨이퍼는 스캔 필드내의 각 포인트에 인가된 일루미네이션의 지속시간 및 세기를 개별 및 독립적으로 세팅함으로써 스캐닝 패턴(1210)을 이용하여 소정의 방식으로 노출될 수 있다. 게다가, 스캐너의 X-Y 필드내의 간격 스텝 사이즈를 프로그램가능하게 선택함으로써 더욱 정밀한 제어기 행해질 수 있다.
많은 실시예에서, 서로 다른 형의 일루미네이터가 사용될 수 있다. 포토리소그래피 기술을 이용하여, 강한 자외선 일루미네이션 노광은 반도체 웨이퍼에 인가된다. 다른 실시예에서, 광 빔보다는 오히려 X-선이 적당한 포토레지스트를 노출시키는데에 이용되는 X-선 리소그래피 시스템이 사용된다. 다른 부가적인 실시예에서, 웨이퍼는 전자 빔이 통상적으로 열 음극과 같은 단일 소스로 부터 방출되는 전자빔으로 조사된다. 전자 빔 리소그래피와 유사한 이온 빔 리소그래피를 이용하여, 반도체 웨이퍼는 전자 빔보다는 오히려 이온 빔으로 노출되어, 포토레지스트 감도가 더 크게 되고, 기록 시간이 감소된다.
도 13 에서의 반도체 웨이퍼(1300) 그림 톱뷰는 웨이퍼(1300)를 다수의 면적으로 분할한 것이다. 반도체 웨이퍼(1300)는 다수의 면적(1302)으로 분할된다. 다수의 면적(1302)의 각각의 노광이 게이트 산화물 두께, 폴리실리콘 에칭 바이어스, 급속한 열 어닐링 온도 및 다른 파라미터로 부터 유발되는 구동 전류의 변화를 설명할 웨이퍼상의 위치의 함수로서 개별 및 독립적으로 제어되는 포토리소그래픽 공정이 사용된다. 면적(1302)에 인가된 노광은 조합 형태의 단일 처리 파라미터 또는 다수의 파라미터를 설명하도록 제어된다.
도 14 에서의 플로우챠트는 집적 회로의 제조동안 반도체 웨이퍼상에서 구동 전류 공간 분포를 제어하는 방법(1400)을 설명한 것이다. 제 1 단계(1410)에서, 게이트 산화물 두께, 폴리실리콘 에칭 바이어스 또는 RTA 온도와 같은 구동 전류를 실현하는 파라미터는 반도체 웨이퍼상의 다수 위치에서 측정되어, 파라미터의 공간분포를 결정한다. 제 2 단계(1420)에서, 구동 전류상의 파라미터의 효과는 웨이퍼상의 다수 위치에서 구동전류를 측정하여, 이런 위치의 구동 전류를 대응 위치에서의 파라미터값과 연관시킴으로써 결정된다. 단계(1430)에서, 반도체 웨이퍼는 파라미터의 효과가 방해를 받도록 웨이퍼상에서 공간 분포내의 일루미네이션으로 노출된다.
본 발명이 다수의 실시예를 참조로 기술되었지만, 이런 실시예는 설명을 위한 것이고, 본 발명의 범주는 이들로 제한되지 않는다. 기술된 실시예의 다양한 변경, 수정, 가산 및 향상이 가능하다. 예를 들면, 기술된 방법은 게이트 산화물 두께, 폴리실리콘 에칭 바이어스 및 급속한 열 어닐링(RTA) 온도와 같은 처리 파라미터의 변화를 설명하도록 노광을 제어한다. 이런 방법은 또한 다른 처리 단계 및 처리 소자등으로 부터 생긴 온도의 변화, 스페이서 에칭의 변화를 포함하는 다른 처리 파라미터의 변화를 설명하도록 노광을 제어하는 데에도 적용 가능하다.

Claims (20)

  1. 집적 회로의 제조동안 반도체 웨이퍼에 걸친 회로 수행(performance)의 공간 분포 제어 방법에 있어서,
    회로 수행을 실현하는 파라미터의 반도체 웨이퍼상의 공간 분포를 결정하는 단계,
    회로 수행상에서 파라미터의 효과를 결정하는 단계와,
    파라미터의 효과가 방해를 받도록 반도체 웨이퍼상의 공간 분포내에서 반도체 웨이퍼를 일루미네이션으로 변할 수 있게 노출시키는 단계를 포함하는 것을 특징으로 하는 공간 분포 제어 방법.
  2. 제 1 항에 있어서,
    상기 회로 수행은 구동 전류 측정으로 표명되는 것을 특징으로 하는 공간 분포 제어 방법.
  3. 제 1 항에 있어서,
    상기 파라미터는 게이트 산화물 두께이고, 게이트 산화물 두께의 공간 분포를 결정하는 단계는 스캐닝 전자 현미경 사진을 이용하여 반도체 웨이퍼의 다수의 위치에서 게이트 산화물 두께를 측정하는 단계를 포함하는 것을 특징으로 하는 공간 분포 제어 방법.
  4. 제 3 항에 있어서,
    파라미터는 게이트 산화물 두께이고, 회로 수행에서 파라미터의 효과를 결정하는 단계는,
    반도체 웨이퍼의 다수의 위치에서 다수의 트랜지스터 소자의 회로 수행을 측정하는 단계 및,
    반도체 웨이퍼의 대응 위치에서 측정된 게이트 산화물 두께와 트랜지스터 소자의 측정된 회로 수행을 연관시키는 단계를 포함하는 것을 특징으로 하는 공간 분포 제어 방법.
  5. 제 3 항에 있어서,
    상기 회로 수행은 구동 전류 측정으로 표명되고, 파라미터는 게이트 산화물 두께이며, 구동 전류상에서 파라미터의 효과를 결정하는 단계는,
    반도체 웨이퍼의 다수의 위치에서 다수의 트랜지스터 소자의 구동 전류의 측정하는 단계 및,
    반도체 웨이퍼의 대응 위치에서 측정된 게이트 산화물 두께와 트랜지스터 소자의 측정된 구동 전류를 연관시키는 단계를 포함하는 것을 특징으로 하는 공간 분포 제어 방법.
  6. 제 1 항에 있어서,
    파라미터는 게이트 산화물 두께이고, 게이트 산화물 두께의 공간 분포를 결정하는 단계는,
    광 간섭 방법을 이용하여 반도체 웨이퍼의 다수의 위치에서 게이트 산화물 두께를 측정하는 단계,
    일립서미트리를 이용하여 반도체 웨이퍼의 다수의 위치에서 게이트 산화물 두께를 측정하는 단계,
    캐패시턴스 방법을 이용하여 반도체 웨이퍼의 다수의 위치에서 게이트 산화물 두께를 측정하는 단계 및,
    산화막 컬러 차트(color chart)를 이용하여 반도체 웨이퍼의 다수의 위치에서 게이트 산화물 두께를 측정하는 단계에서 선택된 단계를 포함하는 것을 특징으로 하는 공간 분포 제어 방법.
  7. 제 1 항에 있어서,
    상기 파라미터는 폴리실리콘 에칭 바이어스이고, 폴리실리콘 에칭 바이어스의 공간 분포를 결정하는 단계는 스캐닝 전자 현미경 사진을 이용하여 반도체 웨이퍼의 다수의 위치에서 폴리실리콘 에칭 바이어스를 측정하는 단계를 포함하는 것을 특징으로 하는 공간 분포 제어 방법.
  8. 제 7 항에 있어서,
    파라미터는 폴리실리콘 에칭 바이어스, 회로 수행에서 파라미터의 효과를 결정하는 단계는,
    반도체 웨이퍼의 다수의 위치에서 다수의 트랜지스터 소자의 회로 수행을 측정하는 단계 및,
    반도체 웨이퍼의 대응 위치에서 측정된 폴리실리콘 에칭 바이어스와 트랜지스터 소자의 측정된 회로 수행을 연관시키는 단계를 포함하는 것을 특징으로 하는 공간 분포 제어 방법.
  9. 제 7 항에 있어서,
    상기 회로 수행은 구동 전류 측정으로 표명되고, 파라미터는 폴리실리콘 에칭 바이어스이며, 구동 전류상에서 파라미터의 효과를 결정하는 단계는,
    반도체 웨이퍼의 다수의 위치에서 다수의 트랜지스터 소자의 구동 전류의 측정하는 단계 및,
    반도체 웨이퍼의 대응 위치에서 측정된 폴리실리콘 에칭 바이어스와 트랜지스터 소자의 측정된 구동 전류를 연관시키는 단계를 포함하는 것을 특징으로 하는 공간 분포 제어 방법.
  10. 제 1 항에 있어서,
    파라미터는 급속한 열 어닐링(RTA) 온도이고, RTA 온도의 공간 분포를 결정하는 단계는 열전쌍을 이용하여 반도체 웨이퍼의 다수의 위치에서 RTA 온도를 측정하는 단계를 포함하는 것을 특징으로 하는 공간 분포 제어 방법.
  11. 제 1 항에 있어서,
    파라미터는 급속한 열 어닐링(RTA) 온도이고, RTA 온도의 공간 분포를 결정하는 단계는 열전쌍을 이용하여 반도체 웨이퍼의 다수의 위치에서 전기 파라미터를 측정하는 단계를 포함하는 것을 특징으로 하는 공간 분포 제어 방법.
  12. 제 1 항에 있어서,
    파라미터는 급속한 열 어닐링(RTA) 온도이고, RTA 온도의 공간 분포를 결정하는 단계는 반도체 웨이퍼의 다수의 위치에서 저항을 측정하는 단계를 포함하는 것을 특징으로 하는 공간 분포 제어 방법.
  13. 제 1 항에 있어서,
    파라미터는 급속한 열 어닐링(RTA) 온도이고, RTA 온도의 공간 분포를 결정하는 단계는 열전쌍을 이용하여 반도체 웨이퍼의 다수의 위치에서 임계 전압을 측정하는 단계를 포함하는 것을 특징으로 하는 공간 분포 제어 방법.
  14. 제 1 항에 있어서,
    파라미터는 급속한 열 어닐링(RTA) 온도이고, RTA 온도의 공간 분포를 결정하는 단계는 열전쌍을 이용하여 반도체 웨이퍼의 다수의 위치에서 시트 rho 를 측정하는 단계를 포함하는 것을 특징으로 하는 공간 분포 제어 방법.
  15. 제 1 항에 있어서,
    파라미터는 RTA 온도이고, 회로 수행에서 파라미터의 효과를 결정하는 단계는,
    반도체 웨이퍼의 다수의 위치에서 다수의 트랜지스터 소자의 회로 수행을 측정하는 단계 및,
    반도체 웨이퍼의 대응 위치에서 측정된 RTA 온도와 트랜지스터 소자의 측정된 회로 수행을 연관시키는 단계를 포함하는 것을 특징으로 하는 공간 분포 제어 방법.
  16. 제 1 항에 있어서,
    상기 회로 수행은 구동 전류 측정으로 표명되고, 파라미터는 RTA 온도이며, 구동 전류상에서 파라미터의 효과를 결정하는 단계는,
    반도체 웨이퍼의 다수의 위치에서 다수의 트랜지스터 소자의 구동 전류의 측정하는 단계 및,
    반도체 웨이퍼의 대응 위치에서 측정된 RTA 온도와 트랜지스터 소자의 측정된 구동 전류를 연관시키는 단계를 포함하는 것을 특징으로 하는 공간 분포 제어 방법.
  17. 제 1 항에 있어서,
    반도체 웨이퍼를 일루미네이션으로 노출시키는 단계는 X-선 지소그래피 시스템에서 반도체 웨이퍼를 X-선 일루미네이션으로 노출시키는 단계를 포함하는 것을 특징으로 하는 공간 분포 제어 방법.
  18. 제 1 항에 있어서,
    반도체 웨이퍼를 일루미네이션으로 노출시키는 단계는 포토리소그래피 시스템에서 반도체 웨이퍼를 강한 자외선(UV) 일루미네이션으로 노출시키는 단계를 포함하는 것을 특징으로 하는 공간 분포 제어 방법.
  19. 제 1 항에 있어서,
    반도체 웨이퍼를 일루미네이션으로 노출시키는 단계는 반도체 웨이퍼를 전자빔 일루미네이션으로 노출시키는 단계를 포함하는 것을 특징으로 하는 공간 분포 제어 방법.
  20. 제 1 항에 있어서,
    반도체 웨이퍼를 일루미네이션으로 노출시키는 단계는 반도체 웨이퍼를 이온 빔 일루미네이션으로 노출시키는 단계를 포함하는 것을 특징으로 하는 공간 분포 제어 방법.
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