JP2000508118A - 駆動電流を制御するための半導体ウェハの処理方法 - Google Patents

駆動電流を制御するための半導体ウェハの処理方法

Info

Publication number
JP2000508118A
JP2000508118A JP9535272A JP53527297A JP2000508118A JP 2000508118 A JP2000508118 A JP 2000508118A JP 9535272 A JP9535272 A JP 9535272A JP 53527297 A JP53527297 A JP 53527297A JP 2000508118 A JP2000508118 A JP 2000508118A
Authority
JP
Japan
Prior art keywords
semiconductor wafer
drive current
parameter
measuring
gate oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9535272A
Other languages
English (en)
Inventor
フルフォード・ジュニア,エイチ・ジム
リスターズ,デリック
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of JP2000508118A publication Critical patent/JP2000508118A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/003Anneal
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/122Polycrystalline
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/137Resists

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

(57)【要約】 トランジスタの駆動電流は、集積回路のパラメータに基づき、半導体基板ウェハにわたって露光を変化させることによって制御される。露光を変化させる基礎となる集積回路パラメータは、ゲート酸化物の厚み、高速アニール(RTA)温度、ポリのエッチング傾向などを含む。

Description

【発明の詳細な説明】 駆動電流を制御するための半導体ウェハの処理方法技術分野 本発明は半導体基板上に集積回路を製造する方法に関する。より特定的には、 本発明は集積回路のパラメータに基づきウェハに対する露光を変化させることに よりトランジスタの駆動電流の制御を向上させる、製造方法に関する。背景技術 リソグラフィプロセスでは、フォトレジストは薄膜として基板に塗布され、そ の後マスクを通して露光される。マスクは、フォトレジスト層において形成され るパターンを規定する透明な特性の部分と不透明な特性の部分を含む。フォトレ ジスト層において露光された領域は、現像液と呼ばれる特定の溶媒に対し溶性ま たは不溶性となる。現像後フォトレジストにより覆われていないシリコン酸化物 の領域は、エッチングにより除去され、酸化物層においてマスクパターンを複製 することになる。フォトレジストは2つの機能を有する、すなわち、露光の放射 に反応してフォトレジストにおいてマスク像を複製する機能、および続けて行な われる処理中、残されたフォトレジストの領域において下層の基板を保護する機 能である。 集積回路において製造されるトランジスタの性能は、リソグラフィプロセスを 用いて形成される構造の精密さ、および処理中の種々の物理的パラメータの適用 に大きく依存する。たとえば、ゲート酸化物の厚み、ポリシリコンのエッチング 傾向および短時間アニール(RTA)温度の可変性はすべて、トランジスタの駆 動電流の変化につながる。駆動電流とはトランジスタのソースからドレインへと 流れる電流のことであり、トランジスタの速度性能を表わすものである。半導体 ウェハにわたってトランジスタの駆動電流が均一であれば、トランジスタの速度 もウェハにわたって均一となり、駆動電流が高いという条件においてさえ、リー ク電流が低くなる。他方、ウェハにわたって駆動電流が非均一である場合、結果 としてIccスタンバイ電流が高くなり、リーク電流も高くなり、集積回路の消費 電流も高くなる。今までは、駆動電流の変化を生じさせる、ゲート酸化物の厚み 、 ポリシリコンのエッチング傾向および短時間アニール(RTA)温度といったパ ラメータの可変性を減じることによって、駆動電流の均一性が追求されてきた。 しかしながら、こういったパラメータの可変性を減じることは困難である。駆動 電流の変化をもたらすパラメータの可変性を減じることによって達成されるもの を超える、駆動電流の均一性を促進する方法が必要である。 駆動電流の分布が緊密であり、ウェハ全体を通して駆動電流が非常に均一的で ある集積回路もまた必要である。 半導体ウェハ全体を通して駆動電流が均一である集積回路を信頼性高く製造す る方法もまた必要である。発明の開示 本発明に従い、トランジスタの駆動電流は、集積回路のパラメータに基づき半 導体基板ウェハにわたる露光を制御可能に変化させることにより、制御される。 露光を変化させる基礎となる集積回路のパラメータは、ゲート酸化物の厚み、短 時間アニール(RTA)温度、ポリのエッチング傾向などを含む。 本発明のある実施例では、半導体ウェハは複数の領域に分割され、その複数の 領域の各々において露光が個々にかつ独自に制御されるフォトリソグラフィプロ セスが適用される。 本発明のある実施例では、放射状のパターンにおいて露光の強度を変化させて 露光がウェハの中央部から端部に向かって変化するように露光が制御されるフォ トリソグラフィプロセスが適用される。 本発明のある実施例に従い、集積回路の製造中に半導体ウェハにおける駆動電 流の空間的分布を制御する方法は、駆動電流に影響を及ぼすパラメータの半導体 ウェハにおける空間的分布を決定するステップと、パラメータの駆動電流に対す る効果を決定するステップと、パラメータの効果が相殺されるように、半導体ウ ェハにおける空間的分布内で変化するように半導体ウェハを露光するステップと を含む。 上記の半導体処理方法により多数の利点が得られる。ある利点は、半導体ウェ ハを通して駆動電流がほぼ一定になることである。半導体ウェハのサイズが増大 しウェハの直径が8から10、10から12インチへと変化するに従い、ゲート 酸化物の厚み、ポリシリコンのエッチング傾向およびRTA温度といったパラメ ータのウェハにおける可変性は増大し、結果として駆動電流の変化が大きくなる 。図面の簡単な説明 新規性があると考えられる本発明の特徴は、添付の請求の範囲において具体的 に述べられている。しかしながら、本発明そのものはその構造および動作方法双 方について、以下の詳細な説明および添付の図面を参照することにより理解は最 大になるであろう。 図1は、典型的なフォトレジストプロセスのステップを示すフローチャートで ある。 図2は、MOSトランジスタを含む半導体ウェハの断面図である。 図3は、ウェハ上のゲート酸化物の厚みの分布を示す、半導体ウェハの上面図 である。 図4は、ウェハ上のゲート酸化物の厚みの分布を示す、半導体ウェハの断面図 である。 図5は、ウェハにわたる駆動電流の均一性を制御するための、ウェハ上のゲー ト酸化物の厚みの分布およびリソグラフィにおける露光の分布を示すグラフであ る。 図6は、ウェハ上のポリシリコンのエッチング傾向の分布を示す半導体ウェハ の上面図である。 図7は、ウェハにわたる駆動電流の均一性を制御するための、ウェハ上のポリ シリコンのエッチング傾向の分布およびリソグラフィにおける露光の分布を示す グラフである。 図8は、ウェハ上の短時間アニール(RTA)の分布を示す半導体ウェハの上 面図である。 図9は、ウェハにわたる駆動電流の均一性を制御するための、ウェハ上の短時 間アニール(RTA)温度の分布およびリソグラフィにおける露光の分布を示す グラフである。 図10は、半導体ウェハ上の複数のトランジスタ装置に対する駆動電流の値の 分布を示すグラフである。 図11は、ウェハにわたる駆動電流の均一性を制御するためにリソグラフィに おける露光の分布を決定するための、電流密度に影響を及ぼすパラメータの複数 の分布を示すグラフである。 図12は、露光を行なうための装置の走査パターンを示す、半導体ウェハの上 面図である。 図13は、ウェハが複数の領域に分割されていることを示す、半導体ウェハの 上面図である。 図14は、集積回路製造中に、半導体ウェハにおける駆動電流の空間的分布を 制御するための方法を示すフローチャートである。発明を実施するためのモード 図1を参照すると、典型的なフォトレジストプロセス100のフローチャート が示されており、このフォトレジストプロセス100は、任意の基板洗浄ステッ プ110、スピンコーティングステップ112、プリベークステップ114、露 光ステップ116、任意の露光後処理ステップ118、現像ステップ120、任 意のスカム除去ステップ122、ポストベークステップ124、ポリシリコンエ ッチングステップ126、およびフォトレジスト剥離ステップ128を含む。任 意のステップは材料によっては処理の際に使用されないものである。 フォトレジスト処理において生じる問題の多くは、半導体ウェハの表面の汚れ または汚染が原因である。基板洗浄ステップ110を用いてウェハ表面を洗浄す ることによって、リソグラフィプロセスに悪影響を及ぼす基板表面の汚れを解消 する。基板表面の汚れによって生じる問題には、密着性の不十分さ、ピンホール および不透明なスポットといった欠陥、線幅制御の低下、またはあるパターン成 分の全体の欠損を含む。基板洗浄ステップ110は、VLSI製造におけるほと んどの表面については任意である。なぜなら、多くの表面は熱酸化または減圧蒸 着技術によって形成されるため、表面は形成直後は最も汚れていないからである 。処理を表面形成直後に行なうのであれば、基板の洗浄ステップ110は不要で あ る。基板の洗浄ステップ110を脱水ベークと組合せて基板の表面が大気中から 急速に吸収する水分を取除く場合もある。脱水ベークは、大気圧で、および3つ の温度状態すなわち表面の水分子を除去するための150-200℃、水和の弱 く保持された水を放出するための400℃および全体的な脱水のための約750 ℃で行なわれる。基板の洗浄ステップ110にはまた、典型的にはスピンコーテ ィングまたは蒸気プライムといった、ヘキサメチルジシラザン(HMDS)など の接着性向上を意図する材料のプリレジストコーティングとともにプライマーを 塗布するプライムステップが関連している。 スピンコーティングステップ112では、基板ウェハはフォトレジストでスピ ンコーティングされ、ウェハ全体にわたり所望の厚みを有する均一的で密着性が 高く欠陥のないポリマー膜が形成される。フォトレジストが円形の基板ウェハに 塗布され、ウェハはフォトレジストが本質的に乾燥するまで急速回転される。ス ピンコーティングにより、フォトレジスト膜は一般的にウェハにわたりおよそプ ラスマイナス100Åで均一的に分布することになる。スピンコーティングステ ップ112は3つの段階すなわち、レジスト溶液をウェハに与えること、ウェハ を迅速に角度に関し加速(たとえば約20,000rpm/sec)して最終的 な回転速度とすること、および一定の角速度(たとえば20-30秒間に300 0から7000rpm)で回転させて所望の厚みにしフォトレジスト膜を乾燥さ せることを含む。フォトレジストの粘性および膜の厚みは温度に依存するため、 温度は基板ウェハ、フォトレジスト、およびスピナのハードウェアを熱的に平衡 状態に維持してスピンコーティング中プラスまたはマイナス1℃になるように制 御される。 プリベークステップ114は、ソフトベークの手順であり、フォトレジストで コーティングされたウェハは予め定められた温度にさらされる。プリベークステ ップ114は回転によって塗布されたフォトレジストから溶媒を取除き、フォト レジストの密着性を向上させ、スピンプロセス中に受けるせん断力により生じる 応力を強化するために行なわれる。ソフトベークの程度は、温度、ベーク時間お よびベーク装置に依存し、フォトレジストの残余の溶媒含有量を決定するもので ある。現像液によるフォトレジストへの侵食の速度は溶媒の濃度に大きく依存す る。一般的には、残余の溶媒が多いほど、現像液における溶解速度は増すため、 ソフトベークが不十分なウェハは、ウェハの露光された領域および露光されない 領域双方において現像液による侵食を受けることになる。ソフトベークは露光お よび現像と密接につながっている。ソフトベークは一般的に、対流、赤外線(I R)およびホットプレートオーブンにおいて行なわれる。ソフトベークでは非常 に清潔な中で、均一的で制御された温度を生み出そうとするものである。 露光ステップ116は、ウェハのフォトレジストコーティングおよびソフトベ ークの後に行なわれるものであり、ウェハは何らかの形式の放射による露光を受 け、レジストにおいて潜像が形成される。露光の程度はフォトレジストに衝突す るエネルギの量を調整することによって制御される。露光エネルギは、放射源の 強度と露光時間との積である。露光ステップ116は以下の理由によりフォトレ ジスト処理においては重要なステップである。第1に、露光はウェハが個別に処 理される結像シーケンスにおけるステップであり、そのため、露光プロセスが長 くなれば他のフォトレジスト処理ステップに関しスループットが制限されること になり得る。露光中の処理のスループットを高めようと試みると一般的には、解 像度が低下する。長い露光時間およびその結果として生じるスループットの低下 は、解像度の高いフォトレジストにおいて典型的なものである。 露光ステップ116中、フォトレジストにおいて光化学変換が発生する。最適 化された露光プロセスの目的は、高い再現性を保つ一方で最短時間で所望の光化 学効果を得ることである。露光ステップ116の最適化は、フォトレジストプロ セス100の他のステップと大いに関連する。特に、露光ステップ116の最適 化は、レジストの最適の厚みを決定し、この最適の厚みをウェハにわたっておよ び製造される複数のウェハの中で均一にすることに依存する。露光ステップ11 6はまた、露光条件を補足するソフトベークプロセスの選択、ならびにマスクお よび露光用具に関する線幅の仕様および寸法の許容度の決定に依存する。露光ス テップ116はさらに、現像液の濃度、温度、攪拌要求の確立、およびフォトレ ジストプロセス100の他のステップに基づくポストベーク条件の選択に依存す る。フォトレジストプロセス116はさらに、フォトレジストエッチングプロセ スの仕様に依存する。 フォトレジストの厚みが変化すると、線幅が変化する。たとえば、フォトレジ ストの厚みが20%変化すると、結果として実際上許容可能である0.25μm という線幅の変化が生じる。しかしながら、ランプ強度および現像液濃度といっ た線幅に影響を及ぼす他のパラメータも一般的には可変性がある。もしこういっ たパラメータすべてが最悪の場合の変化を示すのであれば、線幅は累積的に増加 し、フォトレジストの厚みの20%の変化は、許容可能なフォトレジストプロセ スの変化の組の一部として容認できないものになる。 露光ステップ116の結果はさらに、化学光波がフォトレジスト膜を通して基 板まで伝搬し基板から反射してフォトレジストを通過する際に生じる定在波によ ってさらに可変性になる。反射した波は入射する波に対し建設的におよび破壊的 に干渉して、λ/4nの間隔で露光の強いおよび露光の弱いゾーンを生み出す。 λは照射の波長であり、nはフォトレジストの屈折率である。定在波は、光の強 度がフォトレジストにおいて周期的に変化するとフォトレジストは層の厚みを通 して非均一的なエネルギのドーズ量を受取るために不利である。定在波はまた、 フォトレジストが段差にまたがる際に線幅の変化を不利にもたらす。その原因は 、フォトレジストの異なる厚みにおける干渉効果によりフォトレジストに結合さ れる全エネルギの変化である。光の強度の周期的変化および線幅の変化双方がフ ォトレジストの解像度の損失につながる。 フォトレジストの線幅の変化は、フォトレジストの厚みが大きく変化する段差 付近では制御が最も困難である。こうした変化の原因は、フォトレジストの異な る厚みにおいてフォトレジストに結合されるエネルギの相違、回折および反射を 原因とする段差での光の散乱、ならびに定在波効果である。 段差上での線幅の変化を減少させるためのある技術は、フォトレジストを透過 する放射のほとんどを吸収する反射防止膜(ARC)の使用を含む。基板から反 射される放射ははるかに少ないために定在波効果は実質的に減じられる。形態的 (topographical)な特徴からの散乱もまた抑制される。ARCはウェハの形態 (topography)を部分的に平坦化し、段差上の線幅変化をさらに向上させる。し かしながら、ARCの使用にもまた欠点がある。特にARCの使用を通して2つ の余分なプロセスステップが必要になる。すなわち、フォトレジストのスピン前 のARCのスピンコーティング、およびフォトレジストのスピン前のARCのプ リベークである。ARCを用いる場合には任意の露光後処理ステップ118が必 要になる。露光後処理ステップ118はパターンのARCへの転写を含む。 現像ステップ120では、フォトレジスト膜が現像され、その後のエッチング 、イオン注入、リフトオフなどのためのマスクの役割を果たす像が残される。現 像ステップ120では、特定のパターン寸法を正確に生み出す一方で、露光を受 けていないレジストの元の厚みを大きく減少させずに残そうとする。現像ではパ ターンの歪みまたは膨らみは最小でなければならず、現像時間は1分未満という 短い時間でなければならない。現像は一般的に、浸漬、スプレーまたはパドル現 像によって行なわれる。浸漬現像は、ウェハを現像液槽に浸漬させ、特定時間特 定温度でウェハを撹拌することを含む。スプレー現像は、現像液を回転している ウェハに噴射し、現像液の制御された部分がウェハから流れ出るようにすること を含む。パドル技術は、一定量の現像液を静止しているウェハに与えることによ って行なわれる。現像ステップ120は一般的に、現像液濃度、現像液温度およ び現像液攪拌方法について最適化される。 任意のスカム除去ステップ122は、たとえば数百Åの領域といった小さな望 ましくない領域におけるごく少量のフォトレジストを除去するのに使用される、 緩やかなプラズマ処理である。スカム除去ステップ122を用いて、現像ステッ プ120中には除去不可能なフォトレジストが取除かれる。 ポストベークステップ124中、フォトレジストは現像後かつエッチング前に 、より高い温度にさらされ、残余の溶媒が除去されて密着性が向上し、フォトレ ジストのエッチ抵抗が増大する。 ポリシリコンはエッチングステップ126でエッチングされ、フォトレジスト はフォトレジスト剥離ステップ128で除去される。 図2を参照して、半導体ウェハ200の断面は、半導体基板220、ソース拡 散222、ドレイン拡散224およびゲート酸化物層228から形成されるゲー ト226を含むMOSトランジスタ210を示す。MOSトランジスタ210は 、ゲート226の側面でスペーサ酸化物232から形成されたスペーサ230を 有する。低濃度にドープされたドレイン(LDD)領域234は、スペーサ23 0 の下の基板220に拡散する。 図3および4を参照して、これらはそれぞれ半導体ウェハ300の上面図およ び断面図であり、ウェハ300上のゲート酸化物の厚みの分布310を示してい る。半導体処理技術ではいくつかのゲート酸化物の厚みの測定方法が既知である 。たとえば、ゲート酸化物の厚みは、走査型電子顕微鏡(SEM)写真を用いて 測定される。電子顕微鏡は電子のビームを用いてサンプルを調査し、光学顕微鏡 を用いた場合よりも高い倍率を達成する。 他の実施例では、ゲート酸化物の厚みは光干渉法を用いて測定され、この場合 、分光光度計がUVから可視域(480−790nm)の入射光ビームを与える 。光の入射波長を、入射角を一定に保って変化させる。反射した光の強度は、波 長の関数として測定される。 ゲート酸化物の厚みはまた、酸化物の厚みを測定するための非破壊的な光技術 、および測定波長での光の屈折率を与える楕円偏光法を用いて測定し得る。楕円 偏光技術は、光が表面から反射するときの光の偏光状態における変化を利用する 。偏光状態は、放射の平行および垂直成分の相対的な大きさにより、かつ平行お よび垂直成分間の相の相違により決定される。偏光の変化は、シリコンの光学定 数、光の入射角、酸化膜の光学定数、および酸化膜の厚みに依存する。基板の光 学定数が既知であり、膜がテスト波長で非吸収性であれば、反射ビームの偏光状 態は、ゲート酸化膜の光学定数および厚みに依存する。 他の実施例では、ゲート酸化物の厚みは、キャパシタンス法を用いて測定され るが、MOSキャパシタの形成が必要である。ゲート酸化物の厚みは、測定され た酸化物のキャパシタンス、ゲートの面積、ゲートのシリコン二酸化物の誘電率 、および自由空間の誘電率の関数として決定される。 さらに他の実施例では、ゲート酸化物の厚みは、種々の酸化物の厚みが楕円偏 光法または光干渉により成長させられ測定される、酸化膜カラーチャートを用い て測定できる。カラーチャートは、厚みのサンプルから準備され、ゲート酸化物 のサンプルと比較される。 装置の動作にとっては、欠陥がなく、薄く(15−100nm)、高品質で、 汚染されていず、厚みが均一であるゲート酸化物の成長が重要である。MOSト ランジスタにおけるドレイン電流はゲートの厚みに反比例するため、ゲート酸化 物は通常、酸化物のブレークダウンおよび信頼性を考慮して、できる限り薄くさ れる。しかしながら、ゲート酸化物の厚みは一般的に、ウェハ300にわたり一 定ではなく、その代わりに、種々の複数の酸化物成長パラメータにより決定され るパターンを有する。そのパラメータは、ウェハにおけるシリコンの結晶の配向 、シリコンドーピングレベル、酸化物の気相におけるハロゲン不純物(例として Cl、HCl、TCA、TCE)の存在、成長圧力、成長中のプラズマの存在、 および成長中の光子の束の存在である。これらのパラメータは、半導体処理装置 のタイプ、種々の化学物質、ならびに処理中に使用される温度および圧力といっ た物理的パラメータに大きく依存する。したがって、ゲート酸化物の厚みの分布 310は種々の異なる形式をとり得る。図3および4に示された例では、円形の ディスクウェハ内の成長圧力および温度分布などの種々のパラメータは、ゲート 酸化物の厚みの放射状のパターンの結果として生じ得る。ゲート酸化物の厚みの 放射状の分布は、気流、温度および圧力の変化を含む処理中に生じる種々の非均 一性の結果である。ゲート酸化物の厚みの分布310の形式に影響を与える第2 のパラメータは、高圧での対流の結果生じる温度の非均一性であり、結果として 厚みが均一でなくなる。均一性に欠ける厚みは、図3に示されており、形態上の (topographical)厚みの線312は放射状の分布310と交差する。ある処理 装置では、ウェハ300の片側で気流を生じさせる垂直方向に配置された炉によ り、斜めの形態上の厚みの線312が生じる。 処理システムによっては、形態上の厚みの線312が放射状のゲート酸化物の 厚みの分布310より優勢になる場合がある。 図5を参照して、グラフは、半導体ウェハ上のゲート酸化物の厚みの分布51 0、およびリソグラフィ露光の分布520を示している。この例では、ゲート酸 化物の厚みは、半導体ウェハ300にわたり、おおよそ半導体ウェハディスクの 中央部での70Åという厚みから、ディスクの外端部での約74Åという厚みま で変化する。 トランジスタ装置の駆動電流はゲート酸化物の厚みに従って変化する。厚みの 大きなゲート酸化物の層は、厚みの小さな層と比較して、トランジスタのチャネ ル領域に同量の電荷を注入するにはより大きな電圧が必要であり、結果として駆 動電流が減少する。したがって、ゲート酸化物の厚みが大きいほど駆動電流は減 少し、ゲート酸化物の厚みが小さいほど駆動電流は増大する。ゲート酸化物の厚 みの増大は、トランジスタに対する露光の増大によりチャネル幅を減少させるこ とによって補償される。したがって、半導体基板上の厚いゲート酸化物の領域に 対する露光を増大し、厚い酸化物領域におけるトランジスタ装置のチャネル幅を 減少させて、この領域における駆動電流を増大し、半導体ウェハ全体にわたる駆 動電流をほぼ一定にする。 露光は半導体ウェハ300にわたり制御されてウェハ300にわたる駆動電流 の均一性を向上させる。従来の半導体処理では、処理ロットにおけるすべてのウ ェハに対し、ウェハのすべての場所で同じ露光を行なっている。図5は、本発明 のある実施例において、露光を半導体ウェハ300を通して変化させて駆動電流 をウェハ300にわたって均一にしている。具体的には、ウェハ300に対する 露光は、ゲート酸化物の厚みが小さなウェハ300の中央部では小さく、半導体 ウェハ300の周辺部に向かいゲート酸化物の厚みが増大するのに比例して放射 方向に大きくされている。この態様で、半導体ウェハ300に対する露光を変化 させてゲート酸化物の厚みの相違を補償している。 駆動電流に対するゲート酸化物の厚みの効果は、半導体ウェハにおける種々の 位置において複数のトランジスタ装置の駆動電流を測定し、測定した駆動電流を 半導体ウェハの対応する位置で測定されたゲート酸化物の厚みに関連付けること によって決定される。 図6を参照して、半導体ウェハ600の上面図は、ウェハ600上のポリシリ コンのエッチング傾向分布610を示している。ポリシリコンのエッチング傾向 は、エッチングされた構造とマスク構造との間の横方向の寸法の相違である。し たがって、エッチング傾向はエッチングの均一性の尺度となる。ポリシリコンの エッチング傾向の変化は、チャネル幅、ソースおよびドレイン拡散位置などのト ランジスタ構造における寸法上の可変性につながり、最終的には半導体ウェハ6 00にわたる駆動電流が非均一的になる。ポリシリコンのエッチング傾向は一般 的には、ウェハ600にわたって非均一であり、複数の種々のパラメータにより 決定されるパターンを有する。こうしたパラメータは、温度、プラズマ密度、お よび気流の変化を含む。パラメータはまた、ローディング効果、ウェハ上のポリ シリコン堆積の均一性、半導体ウェハ600上のフォトレジストコーティングの 均一性も含む。たとえば、ポリシリコンの構造および特性は、堆積温度、ドーパ ントタイプおよび濃度、ならびにその後の熱サイクルに実質的に依存する。これ らパラメータは一般的に、ポリシリコンの結晶または非品質特性を決定する。さ らに、フォトレジストは典型的に、フォトレジストによるウェハ600のスピン コーティングから生じる、半導体ウェハ600にわたる非均一的な厚みを有する 。図6に示した例では、ポリシリコンおよびフォトレジストの厚みの均一性の変 化が組合わさって結果として、ポリシリコンのエッチング傾向が半導体ウェハデ ィスク600の中央部に向かって大きくなり、中央部からの半径距離がディスク の端部に向かって増大するにつれて実質的に単調に減少するという、放射状のポ リシリコンのエッチング傾向の可変性が生じる。図6に示したポリシリコンのエ ッチング傾向の分布610に従うと、半導体ウェハ600を放射状に分割して、 露光制御して放射状パターンにおける露光強度を変化させ、露光がウェハ600 の中央部614から端部612に向かって変化するようフォトリソグラフィプロ セスを適用できる。 ある実施例では、ポリシリコンのエッチング傾向は走査電子顕微鏡(SEM) 写真を用いて測定される。電子顕微鏡は電子ビームを用いてサンプルを調査し、 光学顕微鏡を用いて可能な場合よりも高い倍率を達成する。 図7を参照して、グラフは、半導体ウェハ600上のポリシリコンのエッチン グ傾向の分布710およびリソグラフィ露光の分布720を示す。この例では、 ポリシリコンのエッチング傾向は半導体ウェハ600にわたり、半導体ウェハデ ィスク600の中央部での比較的高いエッチング傾向から、ディスクの周辺部で の低いエッチング傾向へと変化する。ポリシリコンのエッチング傾向は、トラン ジスタの駆動電流を制御する。特に、ポリシリコンのエッチング傾向がより大き いほど、駆動電流はより非均一的となり、ポリシリコンのエッチング傾向がより 小さいほど駆動電流は半導体ウェハ600にわたりより均一的になる。 露光は、半導体ウェハ600にわたって制御され、ウェハ600にわたる駆動 電流の均一性を改良する。図7は、本発明のある実施例において、露光を半導体 ウェハ600において変化させてウェハ600にわたり駆動電流を均一的にする ことを示す。具体的には、ウェハ600に対する露光は、ポリシリコンのエッチ ング傾向がより大きなウェハ600の中央部では小さく、半導体ウェハ600の 周辺部に向かってポリシリコンのエッチング傾向が減少するのに比例して放射状 に増大する。この態様で、半導体ウェハ600に対する露光を変化させてポリシ リコンのエッチング傾向の相違を補償する。 ポリシリコンのエッチング傾向の駆動電流に対する効果は、半導体ウェハ上の 種々の位置において複数のトランジスタ装置の駆動電流を測定し、測定した駆動 電流を半導体ウェハの対応する位置において測定されたポリシリコンのエッチン グ傾向測定値と関連付けることによって決定する。 図8を参照すると、半導体ウェハ800の上面図は、ウェハ800上の短時間 アニール(RTA)温度を示す。半導体ウェハは集積回路製造中多くの温度上昇 ステップにさらされる。集積回路装置は、ウェハにおいて正確に制御されたド一 パント領域を形成することによって製造される。熱処理によりドーパントが拡散 し、ドーパント濃度および位置の制御が低下する。短時間アニール(RTA)は 短期間の高温処理であり、所望のプロセス効果を達成する一方でドーパント拡散 を減じさせる。 最適RTA処理は、半導体ウェハ800にわたって温度が均一かつ一定である ときに達成される。しかしながら、RTA処理中半導体ウェハ800が載置され る態様のため、ウェハの加熱および冷却はRTA温度分布810に示すように放 射パターンが可変である。可変のRTA温度分布810のある結果は、低濃度に ドープされたドレイン(LDD)拡散(図2の234)のドーパントは、ゲート 226の下でさらに拡散し、トランジスタにおいて有害な「ホットキャリア効果 」を引き起こす。ホットキャリア効果は、インパクトイオン化において生じ、ト ランジスタのシリコン酸化物に注入されるホットな電子が原因である。ホットな 電子はドレイン224近くで捉えられ、有効チャネル長Leffを減少させる。注 入され捉えられたホットな電子はまた、トランジスタのしきい値電圧VTの減少 をもたらし、さらに、トランジスタのトランスコンダクタンスgmの増大および 駆動電流の増大をもたらす。RTA温度分布810の変化は放射形であり、RT A温度は半導体ウェハディスク800の中央部に向かってより大きくなり、中央 部からの半径距離がディスクの端部に向かって増大するにつれて実質的に単調に 減少する。図6に示したRTA温度分布810に従うと、半導体ウェハ800を 放射状に分割して、フォトリソグラフィプロセスを適用し、露光を制御して放射 パターンにおける露光強度を変化させ、露光がウェハ800の中央部814から 端部812に向かい変化するようにできる。ある例では、露光を半導体ウェハ8 00の放射パターンにおいて制御し、露光を中央領域830でたとえば400m Jとし、増分された放射領域832では402mJの露光を行ない、さらに増分 された放射領域834では404mJの露光を行なう。 図9を参照して、グラフは、半導体ウェハ800上のRTA温度の分布910 、およびリソグラフィ露光の分布920を示す。この例では、RTA温度は半導 体ウェハ800にわたり、半導体ウェハディスク800の中央部での比較的高い エッジバイアスからディスクの周辺部での低いエッジバイアスへと変化する。R TA温度はトランジスタの駆動電流を制御する。特に、RTA温度がより高けれ ば、装置の有効チャネル長Leffが減少し、トランジスタのしきい値電圧VTが減 少し、トランジスタのトランスコンダクタンスgmが増大し、駆動電流が増大す る。RTA温度がより低ければ、装置の有効チャネル長Leffが増大し、トラン ジスタのしきい値電圧VTが増大し、トランジスタのトランスコンダクタンスgm が減少し、駆動電流が減少する。 ある実施例では、RTA温度は半導体処理技術では既知である、いくつかの熱 電対を用いて測定される。熱電対では各端部で2つの異なる金属を用いて電気回 路を形成する。2つの接合部が異なる温度を保っていれば、起電力(EMF)が 接合間で発生する。 露光は、半導体ウェハ800にわたって制御され、ウェハ800にわたる駆動 電流の均一性を高める。図9は、本発明のある実施例において、露光を半導体ウ ェハ800にわたり変化させて駆動電流をウェハ800において均一にする。具 体的には、ウェハ800に適用される露光は、RTA温度がより高いウェハ80 0の中央ではより低く、半導体ウェハ800の周辺部に向かってRTA温度が低 下するのに比例して放射方向に増大する。この態様で、半導体ウェハ800に対 して行なわれる露光を変化させてRTA温度の相違を補償する。 RTA温度の駆動電流に対する効果は、半導体ウェハ上の種々の位置で複数の トランジスタ装置の駆動電流を測定し、測定した駆動電流を半導体ウェハの対応 する位置において測定したRTA温度と関連付けることによって判断される。 図10を参照して、駆動電流分布グラフ1000は、半導体ウェハにおける複 数のトランジスタ装置についての駆動電流の値の分布を示す。駆動電流分布グラ フ1000の横軸は、複数のトランジスタ装置についての駆動電流値を表わす。 駆動電流分布グラフ1000の縦軸は、特定の駆動電流値を有する装置の数を表 わす。従来の駆動電流分布1010は、典型的な従来の半導体ウェハの駆動電流 分布を示す。向上した駆動電流分布を表わす線1020は、露光を制御して駆動 電流の均一性を向上させる、半導体ウェハの駆動電流分布を示す。向上した駆動 電流分布1020は一般的に、平均または公称値1022などの中央近似値に関 しガウス形状を有する。従来の駆動電流分布1010に対する3シグマの統計的 尺度1012、および向上した駆動電流分布に対する3シグマの統計的尺度10 24は、制御された露光法により達成される駆動電流分布の簡潔化を表わしてい る。低い方の仕様限界1030および高い方の仕様限界1032が指定される。 低い方の仕様限界1030よりも低い駆動電流を有するトランジスタ装置、およ び高い方の仕様限界1032よりも高い駆動電流を有するトランジスタ装置は廃 棄される。 開示された処理方法は、典型的には駆動電流分布における変化を1シグマ(1 標準偏差)だけ減少させることが予期される。駆動電流分布は密になり、分布の 末端はほとんど除去されて、本質的には駆動電流が許容可能な範囲を超えるトラ ンジスタ装置はなくなる。駆動電流分布の変化を実質的にこうして減少させるこ とにより、製造された集積回路は、リーク電流を低レベルに保つ一方で駆動電流 を増大させることによってより高速で動作する。特に、向上した駆動電流分布1 020は公称値1022に関して密であり、駆動電流が低い方の仕様限界103 0を下回る装置はほとんどなくなり、公称値1022は、駆動電流が低いために 廃棄される装置の数を増大させることなく、増大可能である。この態様で、集積 回路の動作周波数は有利に増大する。露光を半導体ウェハを通して変化させて装 置の駆動電流を分布全体において増大させ、動作周波数をさらに高めることがで きる。たとえば、集積回路の動作周波数を数十メガヘルツのオーダの量だけ増大 させることができる。 このような動作周波数の増大の根拠は、統計学上のパラメータの分析によるも のである。1つの統計学上のパラメータは、プロセス特性の分布の幅について許 容可能な仕様の、6つの標準偏差に対する比率である、プロセス能力指数Cpで ある。プロセス能力指数Cpは、2面の統計分布に応用できる。もう1つの統計 学上のパラメータは、1面のプロセス能力指数Cpkであり、これは、仕様限界か らの距離のプロセス平均に対する比率を、3つの標準偏差で除算したものである 。1面プロセス能力指数Cpkは、低い方の仕様限界1030と高い方の仕様限界 1032とによって区切られた仕様限界内で、半導体ウェハにおける複数の装置 に対する駆動電流分布がいかにうまく当てはまるかを表わす。分布のCpk値が大 きいほど、規定された仕様に合わない集積回路装置の数は多くなり、より多くの 装置が廃棄される。 図11を参照して、グラフは、電流密度に影響を及ぼす、ゲート酸化物の厚み 関数520、ポリシリコンのエッチング傾向関数720およびRTA温度関数9 20を含む、パラメータにおける変化を補償するための複数の露光関数を表わす 。これら露光関数を組合せて、ウェハにわたり駆動電流の均一性を制御するのに 適用されるリソグラフィ露光の分布を決定する。半導体ウェハにわたる露光の分 布は、複数のパラメータのうち各々のパラメータを補償するために決定される。 特に、露光をウェハの中央部から端部に向かって増大させて、図5、7、および 9にそれぞれ示された、ゲート酸化物の厚みの分布510、ポリシリコンのエッ チング傾向分布610およびRTA温度分布910各々に対する補償を行なう。 シリコン処理方法の他の実施例では、異なる露光分布を適用して種々のパラメー タを補償する。ある実施例では、露光をウェハの端部から中央部に向かって増大 させる。また、露光分布を対向させて、たとえば露光分布における変化の組合せ が部分的または完全に相殺されるようにしてもよい。ある方法の実施例では、露 光のパターンは放射パターン以外のパターンでもよい。 図12を参照して、半導体ウェハ1200の上面図は、露光を適用するための 走査装置(図示せず)の走査パターン1210を示す。走査装置は半導体処理技 術では既知のものであるが、x−y直線パターンでフィールドを走査するための ステッパを含む。走査装置はまた、フィールド内における発光体の位置決め、露 光強度またはエネルギ、および走査フィールドにおける各位置での露光時間を制 御するコントローラを含む。走査装置をプログラムして、たとえばmJで表わさ れる露光強度、およびたとえば秒で表わされる期間の、適用された走査公式を簡 単に保存し修正できる。半導体ウェハを、走査フィールドの各ポイントにおいて 適用される照射の強度および期間を個々にかつ独立して設定することにより、こ の走査パターン1210を用いて何らかの態様で半導体ウェハを露光できる。さ らに、スキャナのx−yフィールドにおける距離のステップサイズの選択をプロ グラム可能にすることによって、より正確な制御が可能である。 種々の実施例では、異なるタイプの発光体を用いることができる。フォトリソ グラフィ技術を用いて、深い(deep)紫外線照射露光を半導体ウェハに対して行 なう。別の実施例では、X線リソグラフィシステムを用い、光ビームではなくX 線を用いて適切なフォトレジストを露光する。さらに別の実施例では、ウェハは 電子ビームを用いて照射され、電子ビームは通常熱カソードといった単一源から 放出される。イオンビームリソグラフィは、電子ビームリソグラフィと同様のも のであり、これを用いて半導体ウェハを電子のビームではなくイオンのビームに 露出させて、フォトレジスト感度を増大させ書込時間を減少させる。 図13を参照して、半導体ウェハ1300の上面図は、ウェハ1300を複数 の領域に分割することを示している。半導体ウェハ1300を複数の領域130 2に分割する。フォトリソグラフィプロセスを用い、複数の領域1302各々に おける露光を、ウェハ上の位置の関数として個々にかつ独立して制御して、ゲー ト酸化物の厚み、ポリシリコンエッチバック傾向、短時間アニール温度およびそ の他のパラメータの結果生じた駆動電流の変化に対処する。領域1302に対し て行なわれる露光を制御して、単一の処理パラメータまたは複数のパラメータの 組合せに対処する。 図14は、フローチャートであり、集積回路の製造中に半導体ウェハにおける 駆動電流の空間的分布を制御する方法1400を示す。第1ステップ1410で は、ゲート酸化物の厚み、ポリシリコンのエッチング傾向またはRTA温度など の駆動電流に影響を及ぼすパラメータを、半導体ウェハの複数の場所で測定して 、パラメータの空間的分布を決定する。第2のステップ1420では、駆動電流 に対するパラメータの効果を、一般的にはウェハの種々の位置で駆動電流を測定 しこれらの場所での駆動電流を対応する位置でのパラメータの値と関連付けるこ とによって、決定する。ステップ1430では、半導体ウェハ上のの空間的分布 内で半導体ウェハを照射により露光し、パラメータの効果を相殺させる。 本発明は種々の実施例について述べられているが、これらの実施例は例示であ り発明の範囲はこれに限定されるものではないことが理解されるだろう。上記の 実施例に対する多くの変形、修正例、追加が可能である。たとえば、上記の方法 では露光を制御してゲート酸化物の厚み、ポリシリコンのエッチング傾向および 短時間アニール(RTA)温度などのパラメータの処理における変化に対処して いる。この方法を適用して、他の処理ステップおよび処理装置などから生じるス ペーサエッチの変化や温度の変化を含むその他の処理パラメータにおける変化に 対応するように露光を制御できる。
【手続補正書】特許法第184条の8第1項 【提出日】1998年4月15日(1998.4.15) 【補正内容】請求の範囲 1.集積回路の製造中に半導体ウェハ(300)にわたって駆動電流の空間的分 布を制御する方法であって、 駆動電流に影響を及ぼしかつ照射による露光の関数として補償される駆動電流 に対する効果を有する集積回路パラメータの、半導体ウェハ(300)上におけ る空間的分布を決定するステップと、 駆動電流に対するパラメータの効果を決定するステップと、 駆動電流に対するパラメータの効果を補償することによって駆動電流を向上さ せるように、半導体ウェハ上の空間的分布内で照射による露光を位置とともに変 化させて半導体ウェハ(300)を照射によって露光するステップとを含む、駆 動電流の空間的分布を制御する方法。 2.パラメータはゲート酸化物の厚みであり、ゲート酸化物の厚みの空間的分布 を決定するステップは、 走査電子顕微鏡写真を用いて半導体ウェハの複数の位置でゲート酸化物の厚み を測定するステップを含む、請求項1に記載の方法。 3.駆動電流に対するパラメータの効果を決定するステップは、 半導体ウェハの複数の位置で複数のトランジスタ装置の駆動電流を測定するス テップと、 測定したトランジスタ装置の駆動電流を半導体ウェハの対応する位置で測定し たゲート酸化物の厚みと関連付けるステップとを含む、請求項2に記載の方法。 4.パラメータはゲート酸化物の厚みであり、ゲート酸化物の厚みの空間的分布 を決定するステップは以下のステップより選択されるステップを含み、以下のス テップとは、 光学干渉法を用いて半導体ウェハの複数の位置でゲート酸化物の厚みを測定す るステップ、 楕円偏光法を用いて半導体ウェハの複数の位置でゲート酸化物の厚みを測定す るステップ、 キャパシタンス法を用いて半導体ウェハの複数の位置でゲート酸化物の厚みを 測定するステップ、および 酸化膜カラーチャートを用いて半導体ウェハの複数の位置でゲート酸化物の厚 みを測定するステップである、請求項1に記載の方法。 5.パラメータはポリシリコンのエッチング傾向であり、ポリシリコンのエッチ ング傾向の空間的分布を決定するステップは、 走査電子顕微鏡写真を用いて半導体ウェハの複数の位置でポリシリコンのエッ チング傾向を測定するステップを含む、請求項1に記載の方法。 6.パラメータはポリシリコンのエッチング傾向であり、駆動電流に対するパラ メータの効果を決定するステップは、 半導体ウェハの複数の位置で複数のトランジスタ装置の駆動電流を測定するス テップと、 測定したトランジスタ装置の駆動電流を半導体ウェハの対応する位置で測定し たポリシリコンのエッチング傾向と関連付けるステップとを含む、請求項5に記 載の方法。 7.パラメータは短時間アニール(RTA)温度であり、RTA温度の空間的分 布を決定するステップは以下のステップのうち1つを含み、以下のステップとは 、 熱電対を用いて半導体ウェハの複数の位置でRTA温度を測定するステップと 、 半導体ウェハの複数の位置で電気パラメータを測定するステップと、 半導体ウェハの複数の位置で抵抗を測定するステップと、 半導体ウェハの複数の位置でしきい値電圧を測定するステップと、 半導体ウェハの複数の位置でシート抵抗(sheet rho)を測定するステップと である、請求項1に記載の方法。 8.パラメータはRTA温度であり、駆動電流に対するパラメータの効果を決定 するステップは、 半導体ウェハの複数の位置で複数のトランジスタ装置の駆動電流を測定するス テップと、 測定したトランジスタ装置の駆動電流を半導体ウェハの対応する位置で測定し たRTA温度と関連付けるステップとを含む、請求項1に記載の方法。 9.半導体ウェハを照射によって露光するステップは以下のステップのうち1つ を含み、以下のステップとは、 半導体ウェハをX線リソグラフィシステムにおいてX線照射によって露光する ステップ、 フォトリソグラフィシステムにおいて深い(deep)紫外線(UV)照射によっ て半導体ウェハを露光するステップ、 電子ビーム照射によって半導体ウェハを露光するステップ、および 半導体ウェハをイオンビーム照射によって露光するステップである、請求項1 に記載の方法。

Claims (1)

  1. 【特許請求の範囲】 1.集積回路の製造中に半導体ウェハにわたって回路性能の空間的分布を制御す る方法であって、 回路性能に影響を与えるパラメータの、半導体ウェハ上の空間的分布を決定す るステップと、 回路性能に対するパラメータの効果を決定するステップと、 パラメータの効果が相殺されるように、半導体ウェハ上の空間的分布内で変化 するように半導体ウェハを照射によって露光するステップとを含む、回路性能の 空間的分布を制御する方法。 2.回路性能は駆動電流の測定により明らかになる、請求項1に記載の方法。 3.パラメータはゲート酸化物の厚みであり、ゲート酸化物の厚みの空間的分布 を決定するステップは、 走査電子顕微鏡写真を用いて半導体ウェハの複数の位置でゲート酸化物の厚み を測定するステップを含む、請求項1に記載の方法。 4.パラメータはゲート酸化物の厚みであり、回路性能に対するパラメータの効 果を決定するステップは、 半導体ウェハの複数の位置で複数のトランジスタ装置の回路性能を測定するス テップと、 測定したトランジスタ装置の回路性能を半導体ウェハの対応する位置で測定し たゲート酸化物の厚みと関連付けるステップとを含む、請求項3に記載の方法。 5.回路性能は駆動電流の測定により明らかになり、パラメータはゲート酸化物 の厚みであり、駆動電流に対するパラメータの効果を決定するステップは、 半導体ウェハの複数の位置で複数のトランジスタ装置の駆動電流を測定するス テップと、 測定したトランジスタ装置の駆動電流を半導体ウェハの対応する位置で測定し たゲート酸化物の厚みと関連付けるステップとを含む、請求項3に記載の方法。 6.パラメータはゲート酸化物の厚みであり、ゲート酸化物の厚みの空間的分布 を決定するステップは、以下のステップから選択されるステップを含み、以下の ステップとは、 光学干渉法を用いて半導体ウェハの複数の位置でゲート酸化物の厚みを測定す るステップと、 楕円偏光法を用いて半導体ウェハの複数の位置でゲート酸化物の厚みを測定す るステップと、 キャパシタンス法を用いて半導体ウェハの複数の位置でゲート酸化物の厚みを 測定するステップと、 酸化膜カラーチャートを用いて半導体ウェハの複数の位置でゲート酸化物の厚 みを測定するステップとである、 請求項1に記載の方法。 7.パラメータはポリシリコンのエッチング傾向であり、ポリシリコンのエッチ ング傾向の空間的分布を決定するステップは、 走査電子顕微鏡写真を用いて半導体ウェハの複数の位置でポリシリコンのエッ チング傾向を測定するステップを含む、請求項1に記載の方法。 8.パラメータはポリシリコンのエッチング傾向であり、回路性能に対するパラ メータの効果を決定するステップは、 半導体ウェハの複数の位置で複数のトランジスタ装置の回路性能を測定するス テップと、 トランジスタ装置の測定した回路性能を半導体ウェハの対応する位置で測定し たポリシリコンのエッチング傾向と関連付けるステップとを含む、請求項7に記 載の方法。 9.回路性能は駆動電流の測定により明らかになり、パラメータはポリシリコン のエッチング傾向であり、駆動電流に対するパラメータの効果を決定するステッ プは、 半導体ウェハの複数の位置で複数のトランジスタ装置の駆動電流を測定するス テップと、 測定したトランジスタ装置の駆動電流を半導体ウェハの対応する位置で測定し たポリシリコンのエッチング傾向と関連付けるステップとを含む、請求項7に記 載の方法。 10.パラメータは短時間アニール(RTA)温度であり、RTA温度の空間的 分布を決定するステップは、 熱電対を用いて半導体ウェハの複数の位置でRTA温度を測定するステップを 含む、請求項1に記載の方法。 11.パラメータは短時間アニール(RTA)温度であり、RTA温度の空間的 分布を決定するステップは、 半導体ウェハの複数の位置で電気パラメータを測定するステップを含む、請求 項1に記載の方法。 12.パラメータは短時間アニール(RTA)温度であり、RTA温度の空間的 分布を決定するステップは、 半導体ウェハの複数の位置で抵抗を測定するステップを含む、請求項1に記載 の方法。 13.パラメータは短時間アニール(RTA)温度であり、RTA温度の空間的 分布を決定するステップは、 半導体ウェハの複数の位置でしきい値電圧を測定するステップを含む、請求項 1に記載の方法。 14.パラメータは短時間アニール(RTA)温度であり、RTA温度の空間的 分布を決定するステップは、 半導体ウェハの複数の位置でシート(sheet)rhoを測定するステップを含 む、請求項1に記載の方法。 15.パラメータはRTA温度であり、回路性能に対するパラメータの効果を決 定するステップは、 半導体ウェハの複数の位置で複数のトランジスタ装置の回路性能を測定するス テップと、 測定したトランジスタ装置の回路性能を半導体ウェハの対応する位置で測定し たRTA温度と関連付けるステップとを含む、請求項1に記載の方法。 16.回路性能は駆動電流の測定により明らかになり、パラメータはRTA温度 であり、駆動電流に対するパラメータの効果を決定するステップは、 半導体ウェハの複数の位置で複数のトランジスタ装置の駆動電流を測定するス テップと、 測定したトランジスタ装置の駆動電流を半導体ウェハの対応する位置で測定し たRTA温度と関連付けるステップとを含む、請求項1に記載の方法。 17.半導体ウェハを照射によって露光するステップは、半導体ウェハをX線リ ソグラフィシステムにおいてX線照射によって露光するステップを含む、請求項 1に記載の方法。 18.半導体ウェハを照射によって露光するステップは、半導体ウェハをフォト リソグラフィシステムにおいて深い(deep)紫外線(UV)照射によって露光す るステップを含む、請求項1に記載の方法。 19.半導体ウェハを照射によって露光するステップは、半導体ウェハを電子ビ ーム照射によって露光するステップを含む、請求項1に記載の方法。 20.半導体ウェハを照射によって露光するステップは、半導体ウェハをイオン ビーム照射によって露光するステップを含む、請求項1に記載の方法。
JP9535272A 1996-03-29 1997-03-12 駆動電流を制御するための半導体ウェハの処理方法 Pending JP2000508118A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/623,802 US5943550A (en) 1996-03-29 1996-03-29 Method of processing a semiconductor wafer for controlling drive current
US08/623,802 1996-03-29
PCT/US1997/003885 WO1997037380A1 (en) 1996-03-29 1997-03-12 Method of processing a semiconductor wafer for controlling drive current

Publications (1)

Publication Number Publication Date
JP2000508118A true JP2000508118A (ja) 2000-06-27

Family

ID=24499457

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9535272A Pending JP2000508118A (ja) 1996-03-29 1997-03-12 駆動電流を制御するための半導体ウェハの処理方法

Country Status (5)

Country Link
US (1) US5943550A (ja)
EP (1) EP0890188A1 (ja)
JP (1) JP2000508118A (ja)
KR (1) KR19990087560A (ja)
WO (1) WO1997037380A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007517400A (ja) * 2003-12-24 2007-06-28 ラム リサーチ コーポレーション 統合又は独立計測を用いる改善されたウェーハ均一性のための処理制御方法及び装置

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3684849B2 (ja) * 1997-06-17 2005-08-17 セイコーエプソン株式会社 Mis型電界効果トランジスタを含む半導体装置及びその製造方法
US6228663B1 (en) * 1997-12-19 2001-05-08 Advanced Micro Devices, Inc. Method of forming semiconductor devices using gate insulator thickness and channel length for controlling drive current strength
US6249138B1 (en) * 1999-11-23 2001-06-19 United Microelectronics Corp. Method for testing leakage current caused self-aligned silicide
US6403285B1 (en) * 1999-12-17 2002-06-11 Micron Technology, Inc. Method for exposing semiconductor wafers in a manner that promotes radial processing uniformity
US6372525B1 (en) * 1999-12-20 2002-04-16 Taiwan Semiconductor Manufacturing Company Wafer-level antenna effect detection pattern for VLSI
KR100566677B1 (ko) * 2000-07-07 2006-03-31 삼성전자주식회사 반도체 장치의 포토레지트 패턴 형성 방법 및 장치
US7188142B2 (en) 2000-11-30 2007-03-06 Applied Materials, Inc. Dynamic subject information generation in message services of distributed object systems in a semiconductor assembly line facility
US6365422B1 (en) 2001-01-22 2002-04-02 Advanced Micro Devices, Inc. Automated variation of stepper exposure dose based upon across wafer variations in device characteristics, and system for accomplishing same
US7047099B2 (en) * 2001-06-19 2006-05-16 Applied Materials Inc. Integrating tool, module, and fab level control
US6910947B2 (en) 2001-06-19 2005-06-28 Applied Materials, Inc. Control of chemical mechanical polishing pad conditioner directional velocity to improve pad life
US7101799B2 (en) * 2001-06-19 2006-09-05 Applied Materials, Inc. Feedforward and feedback control for conditioning of chemical mechanical polishing pad
US20020192966A1 (en) * 2001-06-19 2002-12-19 Shanmugasundram Arulkumar P. In situ sensor based control of semiconductor processing procedure
US7698012B2 (en) 2001-06-19 2010-04-13 Applied Materials, Inc. Dynamic metrology schemes and sampling schemes for advanced process control in semiconductor processing
US7160739B2 (en) 2001-06-19 2007-01-09 Applied Materials, Inc. Feedback control of a chemical mechanical polishing device providing manipulation of removal rate profiles
US6950716B2 (en) * 2001-08-13 2005-09-27 Applied Materials, Inc. Dynamic control of wafer processing paths in semiconductor manufacturing processes
US20030037090A1 (en) * 2001-08-14 2003-02-20 Koh Horne L. Tool services layer for providing tool service functions in conjunction with tool functions
US6984198B2 (en) * 2001-08-14 2006-01-10 Applied Materials, Inc. Experiment management system, method and medium
WO2004046835A2 (en) 2002-11-15 2004-06-03 Applied Materials, Inc. Method, system and medium for controlling manufacture process having multivariate input parameters
US6893882B2 (en) * 2002-12-06 2005-05-17 Taiwan Semiconductor Manufacturing Co., Ltd. Multivariate RBR tool aging detector
US7727588B2 (en) * 2003-09-05 2010-06-01 Yield Engineering Systems, Inc. Apparatus for the efficient coating of substrates
US6898471B1 (en) * 2003-12-31 2005-05-24 Taiwan Semiconductor Manufacturing Company Multivariate RBR tool aging adjuster
US20050221513A1 (en) * 2004-03-31 2005-10-06 Tokyo Electron Limited Method of controlling trimming of a gate electrode structure
JP2008066646A (ja) * 2006-09-11 2008-03-21 Nec Electronics Corp アニール装置、アニール方法及び半導体装置の製造方法
US7962234B2 (en) * 2008-06-09 2011-06-14 International Business Machines Corporation Multidimensional process window optimization in semiconductor manufacturing
CN101887030A (zh) * 2009-05-15 2010-11-17 圣戈本玻璃法国公司 用于检测透明基板表面和/或其内部的缺陷的方法及系统
FR2972293A1 (fr) * 2011-03-04 2012-09-07 St Microelectronics Crolles 2 Procédé de fabrication d'un circuit intégré sur la formation de lignes et de tranches
JP5426637B2 (ja) * 2011-11-09 2014-02-26 株式会社アドバンテスト 半導体装置の製造方法及び半導体製造装置
US8739096B2 (en) 2011-12-15 2014-05-27 International Business Machines Corporation Micro-electro-mechanical structure (MEMS) capacitor devices, capacitor trimming thereof and design structures
CN104766931B (zh) * 2015-04-20 2016-08-24 京东方科技集团股份有限公司 一种显示基板的制造方法、显示基板和显示装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58122726A (ja) * 1982-01-16 1983-07-21 Toshiba Corp レジスト寸法の精密制御による半導体素子の製造方法
US4883352A (en) * 1984-06-21 1989-11-28 American Telephone And Telegraph Company Deep-uv lithography
US4789825A (en) * 1986-05-14 1988-12-06 American Telephone And Telegraph Co., At&T Bell Laboratories Integrated circuit with channel length indicator
JPH0210821A (ja) * 1988-06-29 1990-01-16 Nec Corp 縮小投影露光方法
US5393624A (en) * 1988-07-29 1995-02-28 Tokyo Electron Limited Method and apparatus for manufacturing a semiconductor device
US4984902A (en) * 1989-04-13 1991-01-15 Peak Systems, Inc. Apparatus and method for compensating for errors in temperature measurement of semiconductor wafers during rapid thermal processing
US5330883A (en) * 1992-06-29 1994-07-19 Lsi Logic Corporation Techniques for uniformizing photoresist thickness and critical dimension of underlying features
US5365340A (en) * 1992-12-10 1994-11-15 Hughes Aircraft Company Apparatus and method for measuring the thickness of thin films
US5399229A (en) * 1993-05-13 1995-03-21 Texas Instruments Incorporated System and method for monitoring and evaluating semiconductor wafer fabrication
JP3367201B2 (ja) * 1994-05-06 2003-01-14 株式会社日立製作所 電子回路装置の製造方法
US5654904A (en) * 1994-05-18 1997-08-05 Micron Technology, Inc. Control and 3-dimensional simulation model of temperature variations in a rapid thermal processing machine
KR100197191B1 (ko) * 1994-11-14 1999-06-15 모리시다 요이치 레지스트 패턴 형성방법
US5618461A (en) * 1994-11-30 1997-04-08 Micron Technology, Inc. Reflectance method for accurate process calibration in semiconductor wafer heat treatment
US5660472A (en) * 1994-12-19 1997-08-26 Applied Materials, Inc. Method and apparatus for measuring substrate temperatures

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007517400A (ja) * 2003-12-24 2007-06-28 ラム リサーチ コーポレーション 統合又は独立計測を用いる改善されたウェーハ均一性のための処理制御方法及び装置

Also Published As

Publication number Publication date
KR19990087560A (ko) 1999-12-27
EP0890188A1 (en) 1999-01-13
US5943550A (en) 1999-08-24
WO1997037380A1 (en) 1997-10-09

Similar Documents

Publication Publication Date Title
JP2000508118A (ja) 駆動電流を制御するための半導体ウェハの処理方法
US8124319B2 (en) Semiconductor lithography process
CN100573320C (zh) 图形形成方法
KR20130123408A (ko) 측벽 화상 전사 피치 더블링 및 인라인 임계 치수 슬리밍
US7238454B2 (en) Method and apparatus for producing a photomask blank, and apparatus for removing an unnecessary portion of a film
WO2014108039A1 (zh) 一种用于减少晶片边缘区域曝光散焦的曝光方法及光刻工艺
US6040118A (en) Critical dimension equalization across the field by second blanket exposure at low dose over bleachable resist
JP3475314B2 (ja) レジストパターン形成方法
JP2994501B2 (ja) パターン形成方法
US9086631B2 (en) EUV resist sensitivity reduction
JP3694504B2 (ja) ゲート電極の形成方法およびそれを用いた半導体装置の製造方法
JP2001230175A (ja) パターン形成方法及び電子線露光装置
US8105738B2 (en) Developing method
KR100741578B1 (ko) 반도체 제조를 위한 감광제 도포용 트랙장비의 핫 플레이트및 cd조절 방법
JP2000100689A (ja) 気相前処理を用いる光リソグラフィー法
JP2003142390A (ja) レジスト処理方法および半導体装置の製造方法
KR100905598B1 (ko) 포토레지스트 패턴 형성 방법
JP2023048712A (ja) 感光性組成物の検査方法、及び感光性組成物の製造方法
Fan Photolithography processes in n-MOSFET fabrication
JP2005005527A (ja) レジストパターン形成方法およびそれを用いた半導体装置の製造方法
JP2005136430A (ja) パターン形成方法
JP2004363427A (ja) パターン形成方法、加熱装置、半導体装置およびその製造方法
JPH09292719A (ja) パターン形成方法
JPH05217842A (ja) 孔パターンの形成方法
JPH06132215A (ja) 半導体装置の製造方法