KR19990086192A - 집적회로소자들의 검사방법 - Google Patents

집적회로소자들의 검사방법 Download PDF

Info

Publication number
KR19990086192A
KR19990086192A KR1019980019053A KR19980019053A KR19990086192A KR 19990086192 A KR19990086192 A KR 19990086192A KR 1019980019053 A KR1019980019053 A KR 1019980019053A KR 19980019053 A KR19980019053 A KR 19980019053A KR 19990086192 A KR19990086192 A KR 19990086192A
Authority
KR
South Korea
Prior art keywords
node
integrated circuit
circuit elements
elements connected
pin
Prior art date
Application number
KR1019980019053A
Other languages
English (en)
Other versions
KR100311010B1 (ko
Inventor
정영기
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019980019053A priority Critical patent/KR100311010B1/ko
Publication of KR19990086192A publication Critical patent/KR19990086192A/ko
Application granted granted Critical
Publication of KR100311010B1 publication Critical patent/KR100311010B1/ko

Links

Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26Testing of individual semiconductor devices
    • G01R31/27Testing of devices without physical removal from the circuit of which they form part, e.g. compensating for effects surrounding elements
    • G01R31/275Testing of devices without physical removal from the circuit of which they form part, e.g. compensating for effects surrounding elements for testing individual semiconductor components within integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203Particular design considerations for integrated circuits
    • H01L27/0207Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

본 발명에 따른 집적회로소자들의 검사 방법은, 인쇄회로기판상의 각 노드 번호에 대하여, 상응하는 각 노드에 연결된 집적회로소자들 및 그 핀 번호를 구하는 단계를 포함한다. 다음에, 각 노드 사이에 연결된 아날로그 소자들을 등가화하여, 중복된 노드 번호들을 단일화한다. 다음에, 단일화된 각 노드 번호에 대하여, 상응하는 각 노드에 연결된 집적회로소자들의 번호를 구한다. 다음에, 단일화된 각 노드 번호의 노드에 단독 연결된 집적회로소자들의 번호를 구한다. 그리고, 단독 연결된 집적회로소자들을 동시에 검사한다.

Description

집적회로소자들의 검사 방법
본 발명은, 집적회로소자(IC)들의 검사 방법에 관한 것으로서, 보다 상세하게는, 인쇄회로기판(PCB)상에 실장된 집적회로소자들의 전기적 기능을 검사하는 방법에 관한 것이다.
도 1 및 도 2를 참조하면, 종래의 집적회로소자들의 검사 방법은, 인쇄회로기판(1)상에 실장된 집적회로소자들(U1, ..., U4)을 그 배열 순서대로 검사하도록 되어 있다. 예를 들어, 제1 집적회로소자(U1)를 첫 번째로 검사하고(단계 21), 제2 집적회로소자(U2)를 두 번째로 검사하고(단계 22), 제3 집적회로소자(U3)를 세 번째로 검사하고(단계 23), 제4 집적회로소자(U4)를 네 번째로 검사한다(단계 24).
상기와 같은 종래의 검사 방법은, 복수의 집적회로소자들을 동시에 검사하지 못한다. 그 이유는, 동시 검사시 서로 간섭을 일으키지 않는 집적회로소자들을 선별하지 못하기 때문이다. 이에 따라, 검사 시간이 길어지는 문제점을 안고 있다.
본 발명의 목적은, 서로 간섭을 일으키지 않는 집적회로소자들을 선별하여 동시에 검사할 수 있는 방법을 제공하는 것이다.
도 1은 종래의 집적회로소자들의 검사 방법을 설명하기 위한 한 인쇄회로기판의 개략도이다.
도 2는 종래의 집적회로소자들의 검사 방법을 보여주는 흐름도이다.
도 3은 본 발명의 일 실시예에 따라, 동시측정 가능한 집적회로소자들의 설정 과정을 보여주는 흐름도이다.
도 4는 두 노드들 사이에 저항기가 연결된 상태를 보여주는 블록도이다.
도 5는 도 4의 등가 블록도이다.
도 6은 도 3의 설정 과정이 적용되는 한 인쇄회로기판의 개략도이다.
도 7은 도 3의 단계 33이 수행되는 과정을 보여주는 도면이다.
도 8은 도 3의 단계 34가 수행되는 과정을 보여주는 도면이다.
도 9는 도 3의 단계 35가 수행되는 과정을 보여주는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
1, 6...인쇄회로기판, U1, ..., U11...집적회로소자의 번호,
R1...저항기, C1...콘덴서.
상기 목적을 이루기 위한 본 발명의 집적회로소자들의 검사 방법은, (a) 인쇄회로기판상의 각 노드(node) 번호에 대하여, 상응하는 각 노드에 연결된 집적회로소자들 및 그 핀 번호를 구하는 단계를 포함한다. 다음에, (b) 상기 각 노드 사이에 연결된 아날로그 소자들을 등가화하여, 중복된 노드 번호들을 단일화 한다. 다음에, (c) 단일화된 각 노드 번호에 대하여, 상응하는 각 노드에 연결된 집적회로소자들의 번호를 구한다. 다음에, (d) 상기 단일화된 각 노드 번호의 노드에 단독 연결된 집적회로소자들의 번호를 구한다. 그리고, (e) 상기 단독 연결된 집적회로소자들을 동시에 검사한다.
본 발명에 따른 상기 단계 (d)에서 구해진 번호의 집적회로소자들은 상기 단계 (e)의 동시 검사 과정에서 서로 간섭을 일으키지 않는다.
바람직하게는, 상기 단계 (b)에서, 상기 아날로그 소자가 저항기, 코일 및 가변 저항기 중 어느 하나에 해당되면, 상기 아날로그 소자가 단락된 상태로 간주된다. 또한, 상기 단계 (b)에서, 상기 아날로그 소자가 콘덴서, 트랜지스터 및 다이오드 중 어느 하나에 해당되면, 상기 아날로그 소자가 단선된 상태로 간주된다. 한편, 상기 단계 (a)에서, 상기 인쇄회로기판에 대한 캐드(Computer Aided Design)의 데이터가 사용된다.
이하 본 발명에 따른 바람직한 실시예를 상세히 설명한다.
도 3을 참조하면, 본 실시예의 검사 방법에서는, 먼저 인쇄회로기판상의 각 노드 번호에 대하여, 상응하는 각 노드에 연결된 집적회로소자들 및 그 핀 번호를 구한다(단계 31, 32). 즉, 인쇄회로기판에 대한 캐드 데이터를 입력받아(단계 31), 노드 데이터를 분리한다(단계 32). 다음에, 각 노드 사이에 연결된 아날로그 소자들을 등가화하여, 중복된 노드 번호들을 단일화한다. 즉, 아날로그 부품 데이터를 정리한다(단계 33). 다음에, 단일화된 각 노드 번호에 대하여, 상응하는 각 노드에 연결된 집적회로소자들의 번호를 구한다. 즉, 노드 별로 집적회로소자 데이터를 정리한다(단계 34). 다음에, 단일화된 각 노드 번호의 노드에 단독 연결된 집적회로소자들의 번호를 구한다(단계 35, 36). 즉, 집적회로소자 별로 노드 데이터를 정리하여(단계 35), 동시에 측정 가능한 집적회로소자들을 설정한다(단계 36). 그리고, 설정된 집적회로소자들을 동시에 검사한다.
도 3의 단계 33의 수행 과정에 있어서, 아날로그 소자가 저항기, 코일 및 가변 저항기 중 어느 하나에 해당되면, 그 아날로그 소자가 단락(short)된 상태로 간주된다. 도 4를 참조하면, 제1 집적회로소자(U1)의 어느 한 핀은 노드 A에 연결되고, 제2 집적회로소자(U2)의 어느 한 핀은 노드 B에 연결되어 있다. 그리고, 노드 A와 노드 B 사이에는 100 오옴(Ohm)의 저항기 R1이 연결되어 있다. 이와 같은 회로에 있어서, 검사용 패턴 데이터를 노드 A에 인가한 경우, 이 패턴 데이터는 제1 집적회로소자(U1)에만 입력될 뿐만 아니라, 저항기 R1을 통하여 제2 집적회로소자(U2)에도 입력된다. 따라서, 제1 집적회로소자(U1)와 제2 집적회로소자(U2)는 동시에 측정될 수 없다. 즉, 도 4의 블록도는 도 5의 블록도로 대체될 수 있다. 그러나, 아날로그 소자가 콘덴서, 트랜지스터 및 다이오드 중 어느 하나에 해당되면, 그 아날로그 소자가 단선(open)된 상태로 간주된다. 왜냐하면, 이들은 한 단자의 신호로써만 동작하지 않기 때문이다.
도 6은 도 3의 설정 과정이 적용되는 한 인쇄회로기판을 보여준다. 도 6의 인쇄회로기판에 대한 캐드 데이터로부터 노드 데이터를 분리하면(도 3의 단계 32), 도 7의 제1표(71)를 구할 수 있다. 도 6 및 7의 제1표(71)를 참조하면, 제1 노드(NODE_1)에는 제1 집적회로소자의 1번 핀(U1.1) 및 제5 집적회로소자의 1번 핀(U5.1)이 연결된다. 제2 노드(NODE_2)에는 제2 집적회로소자의 2번 핀(U2.2) 및 제3 집적회로소자의 5번 핀(U3.5)이 연결된다. 제3 노드(NODE_3)에는 제1 저항기의 한 단자(R1.1) 및 제1 집적회로소자의 2번 핀(U1.2)이 연결된다. 제4 노드(NODE_4)에는 제11 집적회로소자의 1번 핀(U11.1), 제1 집적회로소자의 5번 핀(U1.5) 및 제1 집적회로소자의 3번 핀(U1.3)이 연결된다. 제5 노드(NODE_5)에는 제1 저항기의 다른 한 단자(R1.2) 및 제2 집적회로소자의 10번 핀(U2.10)이 연결된다. 제6 노드(NODE_6)에는 제1 콘덴서의 한 단자(C1.1) 및 제11 집적회로소자의 5번 핀(U11.5)이 연결된다. 제7 노드(NODE_7)에는 제4 집적회로소자의 5번 핀(U4.5)가 연결된다. 제8 노드(NODE_8)에는 제7 집적회로소자의 1번 핀(U7.1) 및 제1 콘덴서의 다른 한 단자(C1.2)가 연결된다. 제9 노드(NODE_9)에는 제5 집적회로소자의 5번 핀(U5.5)이 연결된다.
도 7의 제2표(72)는 도 3의 단계 33이 수행되어 구해진다. 즉, 제3 노드(NODE_3)와 제5 노드(NODE_5) 사이에는 제1 저항기(R1)가 연결되어 있으므로, 중복된 노드들의 단일화를 위하여 제5 노드(NODE_5)가 제3 노드(NODE_3)로 변환된다. 한편, 제6 노드(NODE_6)와 제8 노드(NODE_8) 사이에는 제1 콘덴서(C1)가 연결되어 있으므로, 제6 노드(NODE_6)에는 제11 집적회로소자의 5번 핀(U11.5)만이 연결되고, 제8 노드(NODE_8)에는 제7 집적회로소자의 1번 핀(U7.1)만이 연결된다고 간주된다.
도 8의 제1표(81)는 도 7의 제2표(72)와 같다. 도 8의 제2표(82)는, 도 3의 단계 34가 수행되어 구해진다. 즉, 도 8의 제2표(82)에서는, 도 8의 제1표(81)에서 제3 노드(NODE_3)가 단일화되고, 모든 핀 번호가 생략된다.
도 9의 제1표(91)는 도 8의 제2표(82)의 일부분을 보여준다. 도 9의 제2표(92)는, 도 3의 단계 35가 수행되는 과정을 보여준다. 즉, 도 9의 제2표(92)가 완성되면(도 3의 단계 35), 자신의 가로축과 세로축에 X 표가 없는 번호의 집적회로소자는 동시에 측정될 수 있는 소자로 설정된다(도 3의 단계 36). 이와 같이 설정된 집적회로소자들은, 서로 간섭을 일으키지 않으므로, 동시에 검사된다.
이상 설명된 바와 같이, 본 발명에 따른 집적회로소자들의 검사 방법에 의하면, 서로 간섭을 일으키지 않는 집적회로소자들을 선별하여 동시에 검사할 수 있음에 따라, 검사 시간을 대폭 줄일 수 있다.
본 발명은, 상기 실시예에 한정되지 않고, 당업자의 수준에서 그 변형 및 개량이 가능하다.

Claims (4)

  1. (a) 인쇄회로기판상의 각 노드 번호에 대하여, 상응하는 각 노드에 연결된 집적회로소자들 및 그 핀 번호를 구하는 단계;
    (b) 상기 각 노드 사이에 연결된 아날로그 소자들을 등가화하여, 중복된 노드 번호들을 단일화하는 단계;
    (c) 단일화된 각 노드 번호에 대하여, 상응하는 각 노드에 연결된 집적회로소자들의 번호를 구하는 단계;
    (d) 상기 단일화된 각 노드 번호의 노드에 단독 연결된 집적회로소자들의 번호를 구하는 단계; 및
    (e) 상기 단독 연결된 집적회로소자들을 동시에 검사하는 단계;를 포함한 집적회로소자들의 검사 방법.
  2. 제1항에 있어서, 상기 단계 (b)에서,
    상기 아날로그 소자가 저항기, 코일 및 가변 저항기 중 어느 하나에 해당되면, 상기 아날로그 소자가 단락된 상태로 간주되는 것을 특징으로 하는 집적회로소자들의 검사 방법.
  3. 제1항에 있어서, 상기 단계 (b)에서,
    상기 아날로그 소자가 콘덴서, 트랜지스터 및 다이오드 중 어느 하나에 해당되면, 상기 아날로그 소자가 단선된 상태로 간주되는 것을 특징으로 하는 집적회로소자들의 검사 방법.
  4. 제1항에 있어서, 상기 단계 (a)에서,
    상기 인쇄회로기판에 대한 캐드 데이터가 사용되는 것을 특징으로 하는 집적회로소자들의 검사 방법.
KR1019980019053A 1998-05-26 1998-05-26 집적회로소자들의 검사방법 KR100311010B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980019053A KR100311010B1 (ko) 1998-05-26 1998-05-26 집적회로소자들의 검사방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980019053A KR100311010B1 (ko) 1998-05-26 1998-05-26 집적회로소자들의 검사방법

Publications (2)

Publication Number Publication Date
KR19990086192A true KR19990086192A (ko) 1999-12-15
KR100311010B1 KR100311010B1 (ko) 2001-11-22

Family

ID=37530973

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980019053A KR100311010B1 (ko) 1998-05-26 1998-05-26 집적회로소자들의 검사방법

Country Status (1)

Country Link
KR (1) KR100311010B1 (ko)

Also Published As

Publication number Publication date
KR100311010B1 (ko) 2001-11-22

Similar Documents

Publication Publication Date Title
KR0138114B1 (ko) 집적 회로의 다중 전원 접속부 검사 방법 및 그 장치
KR920002875B1 (ko) 집적 회로 전송 검사 시스템 및 방법
US5280237A (en) Method for testing semiconductor integrated circuits soldered to boards and use of a transistor tester for this method
JPH0526985A (ja) 半導体集積回路の測定方法
KR100791050B1 (ko) 핀 드라이버를 구비한 연성회로기판의 검사 시스템 및 검사방법
KR100311010B1 (ko) 집적회로소자들의 검사방법
US6442718B1 (en) Memory module test system with reduced driver output impedance
US11073550B1 (en) Test vehicle for package testing
Jandhyala et al. Design-for-test analysis of a buffered sdram dimm
JPH07159493A (ja) 半導体デバイスの検査方法
JP2005326193A (ja) 基板テスト方式
KR20010070252A (ko) 반도체 시험장치의 기준전위 설정방법 및 장치
JP2647209B2 (ja) 電気回路の試験方法
JPH0572296A (ja) 半導体集積回路
JPH0749363A (ja) チップオンボード基板のショート検出方法
JPH07154053A (ja) 配線基板の試験方法、その装置および配線基板
Stasonis WHAT'S ALL THIS TALK ABOUT DENSITY? When it comes to switching in functional test, density is key. In this article, let's examine some of the reasons why.
JP2001305187A (ja) 回路基板、および、回路基板の検査装置
JP2001324542A (ja) Lsi試験回路
JPH1183957A (ja) 検査装置及び検査方法
JP2008309741A (ja) 半導体デバイスの評価方法および半導体デバイス
JPH08136616A (ja) 混成集積回路
US20060095822A1 (en) Generation of test vectors for testing electronic circuits taking into account of defect probability
JPH05211214A (ja) Icマーキング回路
EP0214229A1 (en) LOGIC CIRCUIT WITH IMPROVED TESTABILITY OF FAULTY INTERCONNECTION CONTACTS.

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080708

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee