KR19990084922A - 광학 시스템의 에러 성분에 대한 안정화 기능을 갖는 위상 동기루프 및 그 안정화 방법 - Google Patents

광학 시스템의 에러 성분에 대한 안정화 기능을 갖는 위상 동기루프 및 그 안정화 방법 Download PDF

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Abstract

광학 시스템에서의 에러 성분에 대한 안정화 기능을 갖는 위상 동기 루프 및 그 안정화 방법이 개시된다. 본 발명에 따른 광학 시스템에서의 에러 성분에 대한 안정화 기능을 갖는 위상 동기 루프는, 외부의 슬라이스 회로로부터 인가된이.에프.엠 데이타와 N분주된 발진 신호의 주파수를 비교하고, 비교된 결과를 업/다운 신호로서 출력하는 주파수 검출 수단, 이.에프.엠 데이타와 기준 클럭 신호의 위상을 비교하고, 비교된 결과를 업/다운 신호로서 출력하는 위상 검출 수단을 구비한 위상 동기 루프에 있어서, 주파수 검출 수단 또는 위상 검출 수단에서 출력된 업/다운 신호에 응답하여 전류량을 조절하고, 조절된 결과를 저역 필터링하여 직류의 제어 전압을 생성하며, 소정의 정선속도 로크 신호에 응답하여 전류 조절을 온/오프하는 전하 펌프/저역 통과 필터, 제어 전압에 상응하는 주파수를 갖는 발진 신호를 생성하고, 정선속도 로크 신호에 응답하여 상기 발진 신호를 고정하는 전압 제어 발진 수단, 발진 신호를 N(>0)분주하고, N분주된 신호를 출력하는 제1분주 수단, 및 N분주된 신호를 M(>0)분주하여 기준 클럭 신호를 생성하는 제2분주 수단을 구비하는 것을 특징으로 한다.

Description

광학 시스템의 에러 성분에 대한 안정화 기능을 갖는 위상 동기 루프 및 그 안정화 방법
본 발명은 콤팩트 디스크 플레이어(Compact Disk Player:CDP), 디지탈 다기능 디스크 플레이어(Digital Versatile Disk Player:DVDP)와 같은 광학 시스템에 관한 것으로서, 특히, 광학 시스템의 데이타 복조용 위상 동기 루프가 오류 피트, 디펙트 및 글리치와 같은 에러 성분에 대해서 안정적으로 동작하는 광학 시스템의 에러 성분에 대한 안정화 기능을 갖는 위상 동기 루프 및 그 안정화 방법에 관한 것이다.
일반적으로 콤팩트 디스크(CD), 디지탈 다기능 디스크(DVD) 또는 비디오 콤팩트 디스크(Video Compact Dicsk)등을 재생할 때는 위상 동기 루프(Phase Locked Loop:PLL)가 필수적으로 사용된다. 광학 시스템의 응답 속도를 높이기 위해서는 EFM 변조 신호를 주파수 변화에 따라 가변적으로 재생하기 위한 재생 클럭 신호가 필요하며, 이러한 재생 클럭 신호를 발생시키는 것이 위상 동기 루프이다. 즉, 고주파 증폭기를 거쳐서 전압/전류 변환된 EFM변조 데이타를 슬라이스하여 디지탈 신호 프로세서에서 해석 가능한 신호로 변환하기 위해서는 반드시 위상 동기 루프를 이용하여 주파수 및 위상을 동기시켜야 한다. 정상적인 EFM데이타는 클럭 성분(T)을 기준으로 3T에서 11T(CD) 또는 14T(DVD)까지 구성 되며, PLL은 이 클럭 성분(T)을 생성하는 역할을 한다. 따라서, PLL의 성능을 평가하는 데 있어서 중요한 척도는 얼마나 빨리, 안정적으로 T를 공급하는가에 달려있다.
현재, 일부 CDP 및 비디오-CD 플레이어를 제외한 모든 디스크 관련 시스템 은 가변 재생 방식을 채택한다. 즉, 디스크를 회전시키는 스핀들 모터가 정상 속도로 진입하여 데이타 속도(RATE)이 일정해진 후에 복조를 시작하는 방식과는 달리, 가변 재생 방식은 데이타를 판독할 수 있으면 시스템이 허락하는 한 스핀들 모터의 속도와 무관하게 무조건 재생한다. 이러한 데이타 판독 가능 여부를 결정하는 것은 결국 PLL의 역할이며, PLL의 성능은 곧 시스템의 성능과 직결된다. 현실적으로 CDP, DVDP등의 광학 시스템을 평가하는데 있어서 그 시스템의 기능 및 성능의 고급화보다는 단순 판독성 즉, 단순한 디스크의 재생 능력이 매우 중요하게 평가된다.
도 1은 종래의 광학 시스템의 PLL을 설명하기 위한 개략적인 블럭도로서, 주파수 검출기(10), 위상 검출기(11), 전하 펌프/저역 통과 필터(12), 전압 제어 발진기(Voltage Controlled Oscillator:VCO)(13), 제1분주기(14) 및 제2분주기(15) 로 구성된다.
도 1에 도시된 주파수 검출기(10)는 슬라이스된 EFM데이타와 N분주된 VCO발진 신호를 주파수 비교하고, 비교하여 비교된 주파수 차에 상응하는 업/다운 신호(UP/DN)로서 출력한다. 위상 검출기(11)는 슬라이스된 EFM 데이타와 기준 클럭 신호(PLCK)를 위상 비교하고, 비교된 결과를 위상 차에 상응하는 업/다DNS 신호(UP/DN)로서 출력한다. 전하 펌프/ 저역 통과 필터(12)는 인가되는 업/다운 신호(UP/DN)에 응답하여 소정 전류를 소싱(sourcing)하거나 싱킹(sinking)하고, 그 결과를 저역 필터링하여 직류의 제어 전압을 생성한다. VCO(13)는 제어 전압에 상응하는 주파수를 갖는 발진 신호를 생성한다. 제1분주기(14)는 VCO(13)에서 출력된 발진 신호를 N분주하고, N분주된 신호를 주파수 검출기(10)로 인가한다. 제2분주기(15)는 N분주된 발진 신호를 M분주하여 기준 클럭 신호(PLCK)를 생성한다. 또한, 기준 클럭 신호(PLCK)는 위상 검출기(110)로 인가되어 슬라이스된 EFM데이타와 위상 비교된다.
일반적으로 실제의 디스크는 제조 공정상의 불균일성과 취급 부주의로 인한 불균일성을 갖는다. 즉, 디스크의 모든 피트의 길이는 PLL의 VCO에서 출력되는 클럭 신호의 주기 T에 대한 정수 배가 되어야 하는데, 실제로 에칭 공정의 균일성 결여로 약간의 오차를 갖게 된다. 또한, 취급 부주의로 인해 발생되는 디스크 표면의 흠집(DEFECT)이나 지문(FINGER PRINT) 등은 디스크를 재생하는데 있어TJ 많은 에러 요소로 작용한다.
따라서, 광학 시스템에서 디스크에 저장된 데이타를 가장 먼저 처리하게 되는 PLL의 안정성은 바로 시스템의 안정성이라 할 수 있다. 안정성의 측면에서는 상술한 디스크의 문제점들을 얼마나 빨리 무시하느냐에 따라서 최상의 판독성을 얻을 수 있다. 예를 들어, 표면의 디펙트나 지문등과 같이 위상 검출기(11)로 추종될 수 없는 에러 성분은 PLL의 로크 상태를 깨뜨리게 되지만, 그 이후의 정상 동작시에 이상적으로 회복하면, 최고의 판독성을 얻을 수 있다. 그러나, 디스크 제조 공정 상의 불균일성에 의한 피트 길이의 오차등은 대부분 PLL의 필터링 특성으로 제어될 수 있다.
도 2(a)및 2(b)는 일반적인 오류 피트로 인한 데이타 판독 오차를 설명하기 위한 파형도로서, 2(a)는 정상적인 경우의 EFM데이타를 나타내고, 2(b)는 피트가 불균일한 경우의 EFM데이타를 나타낸다.
즉, 도 2(b)에 도시된 △T는 피트의 불균일 및 디스크 회전 속도 제어의 요동으로 인한 데이타 판독 오차를 나타내며 동일하다고 가정한다. 이러한 △T와, 정상적인 EFM데이타 및 판독된 EFM데이타와의 관계를 수학식으로 나타내면 다음과 같다.
nTEFM=nTNORMAL+SIGN(2▵T)
여기에서, n은 CD의 경우에는 3, 4, 5,~, 9, 11를 나타내고, DVD인 경우에는 3, 4, 5, ~ 10, 14를 나타내고, TEFM는 판독된 EFM데이타의 주기(T)를 나타내고, TNORMAL는 정상적인 EFM데이타의 주기(T)를 나타낸다. 또한, T는 PLL내부의 클럭 신호(PLCK)의 한 주기를 나타낸다. 또한, SIGN은 부호를 나타내며, n이 짝수일 때 SIGN(n)은 1이 되고 n이 홀수이면 SIGN(n)은 -1이 된다.
즉, 정상 주행 중인 디스크에 오류 피트가 검출되거나, 표면에 흠집(DEFECT)이 있는 경우에 슬라이서 회로로 입력되는 고주파 신호(RF)는 비정상적인 주기를 갖거나 사라지게 된다. 피트 제조 공정에서 피트 길이가 실제보다 길거나 짧게 생성됨으로써 오류 피트가 검출되는 경우에, PLL로 인가되는 EFM데이타의 클럭 성분(T)이 변한 것으로 오인되어 PLL의 주파수 검출기(10)가 동작하게 된다. 따라서, 주파수 검출기(10)의 주파수 비교 결과에 상응하여 전하 펌프/저역 통과 필터(12)가 동작하게 되고, 제어 전압을 변화시키게 된다. 결국, 오류 피트가 검출되면, PLL은 위상 정렬을 중지하고 주파수 정렬을 수행하게 되어 다시 PLL이 로킹이 되기를 기다려야 한다는 문제점이 있다.
또한, 디스크의 오류 피트 외에 PLL의 안정화에 문제를 발생시킬 수 있는 에러 요인으로는 상술한 디스크 디펙트를 들 수 있다. 즉, 디스크에서 디펙트가 발생되어 고주파 신호(RF)가 훼손됨에 따라서 출력되는 RF신호의 진폭이 일정 레벨 이상 되지 않을 경우에, 디펙트 검출부에서는 하이 레벨의 디펙트 검출 신호(DFCT)를 생성한다. 종래에는 이러한 디펙트 구간 동안 무조건 PLL의 동작을 홀드하게 된다. 그러나, 디펙트 검출 신호(DFCT)는 단지 고주파 신호(RF)의 출력 레벨로만 판별되는 신호로서, 실제 디펙트가 종료되었다고 판별되어도 고주파 신호(RF)는 상당 기간 동안 정상적인 신호와는 다른 상태를 유지한다. 즉, 디펙트 검출 신호(DFCT)에 의존하여 PLL을 다시 정상 동작시키면 에러 성분이 유입되고, PLL은 에러 성분에 반응하여 다시 풀인(PULL-IN: 주파수 도입)하는데 시간을 소비하게 된다. 따라서, PLL은 안정된 고주파 신호(RF)가 출력될 때까지 정상 동작하는 것을 잠시 유보할 필요가 있다.
도 3(a)및 3(b)는 디펙트 발생 시의 출력 신호를 설명하기 위한 파형도들로서, 3(a)는 광 픽업으로부터 인가되는 고주파 신호(RF)를 나타내고, 3(b)는 디펙트 검출부(미도시)에서 생성되는 디펙트 검출 신호(DFCT)를 나타낸다.
즉, 디펙트가 종료되어 디펙트 검출부(미도시)에서 출력된 디펙트 검출 신호(DFCT)가 로우 레벨이 되어도 도 3(a)에 도시된 고주파 신호(RF) 및 슬라이스 회로에서 슬라이스된 EFM신호는 정상적으로 회복되기까지 소정의 과도 기간을 갖는다. 여기에서, 도 3(a)의 참조 번호 31은 정상적인 RF신호가 출력되는 구간을 나타내고, 32는 디펙트가 발생하여 RF신호가 사라진 구간을 나타내고, 도 3(b)의 참조 번호 34a 및 34b는 디펙트 검출 신호(DFCT)로 검출되지 않은 RF신호가 왜곡된 구간을 나타낸다. 디펙트 검출 신호(DFCT)가 로우 레벨이 된 후, RF신호와 슬라이스된 EFM신호가 정상으로 회복되기까지의 소정 시간 동안 주파수 검출기(10)에서는 에러가 발생하여 VCO제어 전압을 변화시키게 되고, 따라서 정상적인 신호가 입력되어도 다시 주파수 도입(PULL-IN) 과정으로 진입해야 하므로 상당한 시간적 손실을 초래한다. 결국, 위상 검출기(11)의 위상 동기 범위(1 BEAT NOTE) 내에 있는 에러는 PLL에서 제어하는 것이 가능하지만 이를 초과하는 에러에 대해서 주파수 검출기(10)를 민감하게 동작시키면 시스템적의 안정성을 떨어뜨리게 되고, 결국 재생되는 영상 또는 음성 데이타가 깨지게 되다는 문제점이 있다.
또한, 디스크의 오류 피트 및 디펙트 이외에 PLL의 안정화에 문제를 발생시킬 수 있는 에러 요인으로는, 슬라이스 회로의 비교 노이즈(comparating noise)에 의한 글리치(GLITCH)성분 및 그로 인한 에러 데이타의 유입을 들 수 있다. 일반적으로 EFM슬라이스 회로는 고주파 신호(RF)를 기준 신호와 제로 크로싱(zero crossing)하여 하이 또는 로우 레벨의 신호를 생성한다. 정상적인 디스크를 정상 주행시킬 때는 정상적인 데이타 흐름을 유지하지만, 트랙 간에 점프를 하거나 디펙트, 또는 스크래치(scratch)가 발생할 경우, 또는 디스크가 정지해 있을 경우에는 에러 데이타가 유입될 가능성이 있다. 특히, 디스크가 완전히 정지해있을 때 발생되는 EFM데이타는 모두 에러 데이타로서, 이것은 PLL이 오동작을 일으키게 하는 주요 원인이 된다.
즉, PLL로 유일하게 인가되는 신호는 RF신호를 슬라이스한 EFM데이타이며, EFM데이타에 에러가 발생하는 경우에 여러 가지 다른 문제들을 유발할 수 있다. 그러나, 회로 외적인 문제 이외에도 슬라이스 회로가 갖는 자체의 문제점도 있다. 예를 들어, RF신호가 생성되지 않는 디스크 정지 상황에서 EFM데이타가 계속 출력되는 경우가 있으며, 이것은 슬라이스 회로 내부의 비교기 회로에서 두 +, -증폭기의 입력 사이에 오프셋이 존재하지 않기 때문에 RF신호가 인가되지 않는다 하더라도 노이즈가 비교되어 비정상적인 EFM데이타를 출력하게 되는 것이다. 따라서, 이러한 비정상적인 EFM데이타는 PLL이 오동작을 일으키도록 유도하게 되며, 슬라이서 회로 내부의 비교기에 의한 노이즈는 아날로그 슬라이스 회로의 특성상 디스크의 정지 상황 뿐 만 아니라, 정상 주행 중에도 항상 유발된다. 이러한 노이즈는 PLL의 안정된 위상 로킹 작용에 슬립(SLIP)화 현상을 일으켜서 그 순간의 데이타를 손실할 수 있다는 문제점이 있다.
본 발명이 이루고자하는 제1기술적 과제는, 디스크의 오류 피트 검출 시에 정선속도 로크 신호를 이용하여 그 동작을 안정되게 제어할 수 있는 광학 시스템의 에러 성분에 대한 안정화 기능을 갖는 위상 동기 루프를 제공하는데 있다.
본 발명이 이루고자하는 제2기술적 과제는, 상기 위상 동기 루프에서 수행되는 안정화 방법을 제공하는데 있다.
본 발명이 이루고자하는 제3기술적 과제는, 디스크의 디펙트 발생 시에 PLL홀드 신호를 이용하여 그 동작을 안정되게 제어할 수 있는 위상 동기 루프를 제공하는데 있다.
본 발명이 이루고자하는 제4기술적 과제는, 상기 위상 동기 루프에서 수행되는 안정화 방법을 제공하는데 있다.
본 발명이 이루고자하는 제5기술적 과제는, 에러 데이타 제거 회로를 부가함 으로써 에러 데이타 유입 시에 그 동작을 안정되게 제어할 수 있는 위상 동기 루프를 제공하는데 있다.
본 발명이 이루고자하는 제6기술적 과제는, 상기 위상 동기 루프에서 수행되는 안정화 방법을 제공하는데 있다.
도 1은 종래의 광학 시스템의 위상 동기 루프를 설명하기 위한 개략적인 블럭도이다.
도 2(a)및 2(b)는 일반적인 오류 피트로 인한 디스크 회전 속도의 오차를 설명하기 위한 파형도이다.
도 3(a)및 3(b)는 일반적인 디펙트 발생 시의 출력 신호를 설명하기 위한 파형도이다.
도 4는 본 발명에 따른 디스크의 오류 피트에 대한 안정화 기능을 갖는 위상 동기 루프를 설명하기 위한 개략적인 블럭도이다.
도 5는 도 4에 도시된 위상 동기 루프의 전하 펌프/저역 통과 필터를 설명하기 위한 회로도이다.
도 6은 도 4에 도시된 위상 동기 루프에서 수행되는 안정화 방법을 설명하기 위한 플로우차트이다.
도 7은 본 발명에 따른 디펙트 성분에 대한 안정화 기능을 갖는 위상 동기 루프를 설명하기 위한 개략적인 블럭도이다.
도 8은 도 7에 도시된 위상 동기 루프의 전하 펌프/저역 통과 필터를 설명하기 위한 회로도이다.
도 9(a)~9(c)는 디펙트 발생 시에 도 7에 도시된 위상 동기 루프의 각 신호들을 설명하기 위한 파형도들이다.
도 10은 도 7에 도시된 위상 동기 루프에서 수행되는 안정화 방법을 설명하기 위한 플로우차트이다.
도 11는 본 발명에 따른 에러 데이타에 대한 안정화 기능을 갖는 위상 동기 루프를 설명하기 위한 개략적인 블럭도이다.
도 12은 도 11에 도시된 위상 동기 루프의 에러 데이타 제거부를 설명하기 위한 상세한 회로도이다.
도 13(a)및 (b)는 도 12에 도시된 에러 데이타 제거부의 입출력 신호를 설명하기 위한 파형도들이다.
도 14는 도 11에 도시된 위상 동기 루프에서 수행되는 안정화 방법을 설명하기 위한 플로우차트이다.
상기 제1과제를 이루기 위해, 본 발명에 따른 에러 성분에 대한 안정화 기능을 갖는 위상 동기 루프는, 외부의 슬라이스 회로로부터 인가된 이.에프.엠 데이타와 N분주된 발진 신호의 주파수를 비교하고, 비교된 결과를 업/다운 신호로서 출력하는 주파수 검출 수단, 이.에프.엠 데이타와 기준 클럭 신호의 위상을 비교하고, 비교된 결과를 업/다운 신호로서 출력하는 위상 검출 수단을 구비한 위상 동기 루프에 있어서, 주파수 검출 수단 또는 위상 검출 수단에서 출력된 업/다운 신호에 응답하여 전류량을 조절하고, 조절된 결과를 저역 필터링하여 직류의 제어 전압을 생성하며, 소정의 정선속도 로크 신호에 응답하여 전류 조절을 온/오프하는 전하 펌프/저역 통과 필터, 제어 전압에 상응하는 주파수를 갖는 발진 신호를 생성하고, 정선속도 로크 신호에 응답하여 상기 발진 신호를 고정하는 전압 제어 발진 수단, 발진 신호를 N(>0)분주하고, N분주된 신호를 출력하는 제1분주 수단, 및 N분주된 신호를 M(>0)분주하여 기준 클럭 신호를 생성하는 제2분주 수단으로 구성되는 것이 바람직하다.
상기 제2과제를 이루기위해, 본 발명에 따른 위상 동기 루프의 안정화 방법은, 디스크의 오류 피트 검출 시에 외부의 정선속도 제어부로부터 인가되는 정선속도 로크 신호에 응답하여 내부의 전하 펌프/저역 통과 필터에서 전류 조절을 온/오프함으로써 전압 제어 발진 수단의 발진 신호를 고정하는 위상 동기 루프의 안정화 방법에 있어서, 위상 동기 루프가 풀인되어 외부의 디지탈 신호 처리부에서 프레임 동기 확인 신호를 생성하는 단계, 프레임 동기 확인 신호가 소정 시간 유지되었는가를 판단하는 단계, 프레임 동기 확인 신호가 소정 시간 유지되었으면, 정선속도 로크 신호를 생성하는 단계, 정선속도 로크 신호에 응답하여 주파수 검출을 홀드하고, 전압 제어 발진 수단의 발진 주파수를 고정하는 단계, 프레임 동기 확인 신호가 소정 시간 유지되지 않았으면, 정선속도 로크 신호를 해제하는 단계, 및 정선속도 로크 신호가 해제된 후에 주파수 검출을 수행하고, 검출된 주파수 에러에 상응하여 전압 제어 발진 수단의 발진 주파수를 생성하는 단계로 구성되는 것이 바람직하다.
상기 제3기술적 과제를 이루기위해, 본 발명에 따른 에러 성분에 대한 안정화 기능을 갖는 위상 동기 루프는, 외부의 슬라이스 회로로부터 인가된 이.에프.엠 데이타와 N분주된 발진 신호의 주파수를 비교하고, 비교된 결과를 업/다운 신호로서 출력하는 주파수 검출 수단, 이.에프.엠 데이타와 기준 클럭 신호의 위상을 비교하고, 비교된 결과를 업/다운 신호로서 출력하는 위상 검출 수단을 구비한 위상 동기 루프에 있어서, 소정의 디펙트 검출 신호에 응답하여 위상 동기 루프 홀드 신호를 생성함으로써 주파수 검출 및 위상 검출을 홀드하고, 디펙트 검출 신호의 종료 후 소정 시간 후에 홀드 상태를 해제하는 위상 동기 루프 홀드 제어 수단, 업/다운 신호에 응답하여 전류량을 조절하고, 전류 조절된 결과를 저역 필터링하여 직류의 제어 전압을 생성하며, 위상 동기 루프 홀드 신호에 응답하여 전류 조절을 온/오프하는 전하 펌프/저역 통과 필터, 제어 전압에 상응하는 주파수를 갖는 발진 신호를 생성하고, 위상 동기 루프 홀드 신호에 응답하여 발진 신호를 고정하는 전압 제어 발진 수단, 발진 신호를 N분주하고, N분주된 신호를 출력하는 제1분주 수단, 및 N분주된 신호를 M분주하여 기준 클럭 신호를 생성하는 제2분주 수단으로 구성되는 것이 바람직하다.
상기 제4과제를 이루기위해, 본 발명에 따른 위상 동기 루프의 안정화 방법은, 디스크의 디펙트 발생 시에 내부의 전하 펌프/저역 통과 필터에서 전류 조절을 온/오프함으로써 전압 제어 발진 수단의 발진 신호를 고정하는 위상 동기 루프의 안정화 방법에 있어서, 디펙트가 발생하였는가를 판단하는 단계, (a)디펙트가 발생하였으면, 위상 동기 루프 홀드 신호를 생성하여 전압 제어 발진 수단의 발진 신호를 고정하는 단계, (b)디펙트가 종료되었는가를 판단하고, 디펙트가 종료되지 않았으면 (a)단계로 복귀하는 단계, (c) (b)단계에서 디펙트가 종료되었으면, 위상 동기 루프 홀드 신호를 유지하고 이.에프.엠 데이타를 카운팅하는 단계, (d)카운팅된 값이 소정 갯수의 프레임을 초과하였는가를 판단하고, 소정 갯수의 프레임을 초과하였으면 상기 위상 동기 루프 홀드 신호를 해제하는 단계, (d)단계 후에 주파수 및 위상 차에 상응하여 전압 제어 발진 수단의 발진 신호를 생성하는 단계, 및 카운팅된 값이 소정 갯수를 초과하지 않았으면 (c)단계로 복귀하는 단계로 구성되는 것이 바람직하다.
상기 제5과제를 이루기위해, 본 발명에 따른 에러 성분에 대한 안정화 기능을 갖는 위상 동기 루프는, 외부의 슬라이스 회로로부터 인가된 이.에프.엠 데이타와 N분주된 소정의 발진 신호의 주파수를 비교하고, 비교된 결과를 업/다운 신호로서 출력하는 주파수 검출 수단, 이.에프.엠 데이타와 N분주된 발진 신호의 주파수가 로크 상태인가를 검출하고, 검출된 결과를 위상 동기 루프 로크 신호로서 출력하는 위상 동기 루프 로크 검출 수단, 위상 동기 루프 로크 신호에 응답하여 이.에프, 엠 데이타의 에러 성분을 제거하고, 에러 성분이 제거된 이.에프.엠 데이타를 출력하는 에러 데이타 제거 수단, 에러 성분이 제거된 이.에프.엠 데이타와 기준 클럭 신호의 위상을 비교하고, 비교된 결과를 업/다운 신호로서 출력하는 위상 검출 수단, 주파수 검출 수단 또는 위상 검출 수단에서 출력된 업/다운 신호에 응답하여 전류량을 조절하고, 조절된 결과를 필터링하여 직류의 제어 전압을 생성하는 전하 펌프/저역 통과 필터, 및 제어 전압에 상응하는 주파수를 갖는 발진 신호를 생성하는 전압 제어 발진 수단, 발진 신호를 N분주하고, N분주된 신호를 출력하는 제1분주 수단, 및 N분주된 신호를 M분주하여 기준 클럭 신호를 생성하는 제2분주 수단으로 구성되는 것이 바람직하다.
상기 제6과제를 이루기위해, 본 발명에 따른 위상 동기 루프의 안정화 방법은, (a)외부의 슬라이스 회로로부터 이.에프.엠 데이타를 인가하는 단계, 위상 동기 루프가 로크 상태인가를 판단하고, 로크 상태가 아니면 이.에프.엠 데이타를 그대로 출력하고, (a)단계로 복귀하는 단계, (b)위상 동기 루프가 로크 상태이면, 인가된 데이타가 3T미만인가를 판단하는 단계, (c)이.에프.엠 데이타가 3T미만이면 에러 데이타로 판단하고, 에러를 제거한 이.에프.엠 데이타를 출력하는 단계, (d)인가된 이.에프.엠 데이타가 3T이상이고 11T 또는 14T이하이면, 정상 데이타로 판단하고 인가된 이.에프.엠 데이타를 출력하는 단계, 및 (c)또는 (d)단계에서 출력된 이.에프.엠 데이타를 기준으로 위상 검출 및 주파수 검출을 수행하는 단계로 구성되는 것이 바람직하다.
이하, 본 발명에 따른 디스크의 오류 피트에 대한 안정화 기능을 갖는 위상 동기 루프 및 그 안정화 방법에 관하여 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 4는 본 발명에 따른 오류 피트에 대한 안정화 기능을 갖는 위상 동기 루프를 설명하기 위한 개략적인 블럭도로서, 주파수 검출기(400), 위상 검출기(410), 전하 펌프/저역 통과 필터(420), VCO(430), 제1분주기(440), 제2분주기(450), 및 정선속도(Constant Linear Velocity:CLV) 제어부(460)로 구성된다.
도 4에 도시된 주파수 검출기(400)는 슬라이서 회로(미도시)로부터 인가된 EFM데이타와, N분주된 VCO발진 신호의 주파수를 비교하고, 비교된 결과를 업/다운 신호(UP/DN)로서 출력한다. 위상 검출기(410)는 슬라이스된 EFM데이타와 N분주된 VCO발진 신호를 M분주한 신호 즉, 기준 클럭 신호(PLCK)의 위상을 비교하고, 비교된 결과를 업/다운 신호(UP/DN)로서 출력한다. 전하 펌프/저역 통과 필터(420)는 주파수 검출기(400) 및 위상 검출기(410)에서 출력된 업/다운 신호(UP/DN)에 응답 하여 전류 소싱/싱킹함으로써 전류량을 조절하고, 그 결과를 필터링하여 직류의 제어 전압을 생성한다. 또한, CLV제어부(460)로부터 출력되는 CLV로크 신호(CLV_LOCK)에 응답하여 전류 소싱/싱킹을 온/오프하도록 제어된다. CLV제어부(460)는 디지탈 신호 처리부(Digital Signal Processor:DSP)(미도시)에서 출력되는 프레임 동기 확인 신호(Good Frame Sync:GFS)에 응답하여 하이 또는 로우 레벨의 CLV 로크 신호(CLV_LOCK)를 출력한다. VCO(430)는 전하 펌프/저역 통과 필터(420)에서 출력되는 제어 전압에 상응하는 주파수를 갖는 발진 신호를 생성한다. 제1분주기(440)는 VCO발진 신호를 N분주하고, N분주된 결과를 출력한다. 제2분주기 (450)는 N분주된 VCO발진 신호를 M분주하여 기준 클럭 신호(PLCK)를 생성한다. 여기에서, 분주율 N과 M은 마이컴에서 설정된다.
도 5는 도 4에 도시된 위상 동기 루프의 전하 펌프/저역 통과 필터(420)를 설명하기 위한 회로도로서, 제어 신호 입력부(500), 전하 펌프(520) 및 저역 통과 필터(540)로 구성되고, 여기에서 제어 신호 입력부(500)는 앤드 게이트들(502, 504)로 구성되고, 전하 펌프(520)는 전류 소스 기능을 하는 제1전류원(I52)과 전류 싱크 기능을 하는 제2전류원(I53) 및 스위치들(SW51, SW52)로 구성되고, 저역 통과 필터(540)는 커패시터(C54)로 구현된다.
도 5에 도시된 제어 신호 입력부(500)는 주파수 검출기(400) 또는 위상 검출기(410)에서 출력되는 업/다운 신호(UP/DN)와 CLV로크 신호(CLV_LOCK)를 입력하여 전류의 흐름을 제어하기 위한 스위치 제어 신호를 생성한다. 즉, 앤드 게이트(502)는 업 신호(UP)와 반전된 CLV로크 신호( )를 입력하여 논리곱하고, 논리곱된 결과를 스위치(SW51)의 제어 신호로서 출력한다. 앤드 게이트(504)는 다운 신호(DN)와 반전된 CLV로크 신호( )를 입력하여 논리곱하고, 논리곱된 결과를 스위치(SW52)의 제어 신호로서 출력한다. 전하 펌프 (520)의 스위치(SW51)는 커패시터(C54)로 구현되는 저역 통과 필터(540)에 전하를 충전시켜 VCO제어 전압을 높게 함으로써 VCO발진 신호의 주파수가 증가하도록 제어하고, 스위치(SW52)는 커패시터(C54)에 충전된 전하를 방전시켜 VCO제어 전압을 낮게 함으로써 VCO발진 신호의 주파수가 감소하도록 제어한다. 즉, 앤드 게이트(502)의 출력에 따라서 스위치(SW51)가 온되면, 제1전류원(I52)으로부터 소정의 전류를 소싱하여 커패시터(C54)를 충전시켜서 출력되는 제어 전압을 높게 하고, 스위치(SW51)가 오프되면 그 출력을 하이 임피던스 상태로 만든다. 또한, 앤드 게이트(504)의 출력에 따라서 스위치(SW52)가 온되면, 제2전류원(I52)을 통하여 접지(GND)로 소정의 전류를 싱크하여 커패시터(C54)에 충전된 전류를 방전시켜서 출력되는 제어 전압을 낮게 하고, 스위치(SW52)가 오프되면 그 출력을 하이 임피던스 상태로 만든다. 여기에서, 스위치(SW51)또는 스위치(SW52)를 강제로 오프하는 경우는 CLV로크 신호(CLV_LOCK)가 하이 레벨이 되는 순간이며, 그 순간에 주파수 검출기(400)의 출력은 하이 임피던스 상태가 되어 주파수 검출기(400)가 불필요하게 개입하는 것을 막는다. 따라서, VCO(430)에서 출력되는 VCO발진 신호의 주파수는 고정되고, 위상 검출기(410)에 의해서만 PLL을 제어한다.
즉, 도 4에 도시된 위상 동기 루프는 CLV제어부(460)로부터 인가되는 정선속도 로크 신호(CLV_LOCK)를 이용하여 디스크의 오류 피트 검출 시에 주파수 검출을 홀드함으로써 위상 동기 루프의 동작을 안정화시킬 수 있다는 특징이 있다.
도 6은 도 4에 도시된 위상 동기 루프의 안정화 방법을 설명하기 위한 플로우차트로서, PLL이 풀인되어 프레임 동기 확인 신호(GFS)를 생성하는 단계(제60단계), 프레임 동기 확인 신호(GFS)가 생성된 후 소정 시간이 경과하면 CLV로크 신호(CLV_LOCK)를 생성하여 PLL에서 주파수 검출을 홀드하고 VCO발진 주파수를 고정하는 단계(제62~65단계), 프레임 동기 확인 신호(GFS)가 소정 시간 유지되지 않으면, CLV로크 신호(CLV_LOCK)를 해제하고, 주파수 검출을 수행하여 주파수 에러에 상응하는 VCO발진 주파수를 생성하는 단계(제67~69단계)로 구성 된다.
도 4, 5 및 도 6을 참조하여 본 발명에 따른 디스크 오류 피트에 대한 안정화 기능을 갖는 위상 동기 루프의 동작 및 안정화 방법에 관하여 상세히 설명한다. 우선, 디스크 회전 속도가 단조 증가 또는 단조 감소하여 정상 속도로 진입하는 과정에서 PLL이 풀인되어 데이타 판독이 가능해지면, DSP(미도시)는 데이타 판독이 가능한 상태로 진입했다는 것을 판단하고, 하이 레벨의 프레임 동기 확인 신호(GFS)를 생성한다(제60단계). 이 때 CLV 제어부(460)는 입력되는 하이 레벨의 프레임 동기 확인 신호(GFS)가 미리 설정된 소정 시간 이상을 유지하였는가를 판단한다(제62단계). GFS신호가 소정 시간 이상을 유지하였으면, CLV제어부(460)는 하이 레벨의 CLV로크 신호(CLV_LOCK)를 생성한다(제63단계). 따라서, CLV로크 신호(CLV_LOCK)가 하이 레벨이 되는 것은 PLL에서 더 이상 주파수를 검출할 필요가 없다는 것을 나타내므로, PLL은 CLV로크 신호(CLV_LOCK)가 하이 레벨이 되는 시점에서 주파수 검출기(400)의 출력을 홀드하여 주파수 검출기(400)가 필요없이 개입하는 것을 막을 수 있다. 좀 더 구체적으로 설명하면, CLV로크 신호(CLV_LOCK)가 하이 레벨이 될 때, 제어 신호 입력부(500)의 앤드 게이트(502) 또는 앤드 게이트(504)에 입력되는 반전된 CLV로크 신호( )는 로우 레벨이 되므로 앤드 게이트(502또는 504)의 출력은 로우 레벨이 되고, 주파수 검출기(400)에서 출력되는 업/다운 신호(UP/DN)의 상태에 관계없이 스위치들(SW51, SW52)은 오프된다. 이로 인해, 전하 펌프(520)의 출력은 하이 임피던스 상태가 되고, 전류의 흐름은 차단된다. 따라서, PLL은 주파수 검출기(400)에서 수행되는 주파수 검출을 홀드하고 현재의 VCO발진 주파수를 고정한다(제65단계).
한편, 제62단계에서 하이 레벨의 프레임 동기 확인 신호(GFS)가 소정 시간 유지되지 않고, 연속적으로 인가되지 않으면, CLV로크 신호(CLV_LOCK)가 해제되어 로우 레벨이 된다(제67단계). 여기에서, CLV로크 신호(CLV_LOCK)가 다시 로우 레벨이 되기 위해서는 소정의 횟수만큼 연속해서 GFS신호가 검출되지 않아야 하며, 디스크의 디펙트, 지문, 또는 스크래치 등과 같이 매우 큰 에러라고 판단되는 에러들이 발생하는 경우를 CLV로크 신호(CLV_LOCK)를 이용하여 시스템의 안정을 유지할 수 있다. 즉, CLV로크 신호(CLV_LOCK)가 로우 레벨이 되면, 도 5에 도시된 제어 신호 입력부(500)의 앤드 게이트(502)에 인가되는 반전된 CLV로크 신호( )는 하이 레벨이 된다. 따라서, PLL은 정상 동작하여 주파수 검출기(400)에서 출력된 주파수 에러 즉, 업/다운 신호(UP/DN)에 응답하여 전하 펌프/저역 통과 필터(420)를 동작시키고, 필터링된 제어 전압에 상응하는 발진 주파수를 생성한다(제69단계). 예를 들어, 주파수 검출기(400)에서 출력된 주파수 에러에 상응하여 업 신호(UP)가 생성되었다면, 앤드 게이트(502)의 출력이 하이 레벨이 되고, 따라서, 전하 펌프(520)의 스위치(SW51)가 온되어 전류원(I52) 으로부터 흐르는 전류로 커패시터(C54)를 충전시킨다. 따라서, 출력 단자 OUT를 통하여 출력되는 제어 전압은 높아지고, 그에 상응하여 VCO(430)에서 출력되는 발진 신호의 주파수가 높아지게 된다.
또한, 주파수 검출기(400)에서 출력되는 주파수 에러에 상응하여 다운 신호(DN)가 생성되었다면, 제어 신호 입력부(500)의 앤드 게이트(504)에서는 하이 레벨의 신호가 출력되어 스위치(SW52)를 온시킨다. 따라서, 전류원(I53)을 통하여 소정의 전류를 싱크하고, 커패시터(C54)에 충전되어 있던 전하를 방전시켜 제어 전압을 낮게 한다. 그로 인해, VCO(430)에서 출력되는 발진 신호의 주파수는 낮아지게 된다.
상술한 과정을 통한 안정화 방법은 피트에서 발생하는 불균일뿐 만 아니라, CLV제어나 정각속도(Constant Angular Velocity:CAV)제어의 변동으로 인한 데이타 변화도 제거할 수 있다.
이하, 본 발명에 따른 광학 시스템의 디펙트 발생 시 안정화 기능을 갖는 위상 동기 루프 및 안정화 방법에 관하여 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 7은 본 발명에 따른 디펙트 발생시 안정화 기능을 갖는 위상 동기 루프를 설명하기 위한 개략적인 블럭도로서, 주파수 검출기(700), 위상 검출기(710), 전하 펌프/저역 통과 필터(720), VCO(730), 제1분주기(740), 제2분주기(750) 및 PLL홀드 제어부(760)로 구성되고, 여기에서, PLL홀드 제어부(760) 는 PLL로크 신호 생성부 (762)와 프레임 카운터(764)로 구성된다.
도 7에 도시된 주파수 검출기(700)는 슬라이서 회로(미도시)로부터 인가된 EFM데이타와 N분주된 VCO발진 신호(PLCK)의 주파수를 비교하고, 비교된 결과를 업/다운(UP/DN)로서 출력한다. 위상 검출기(710)는 슬라이스된 EFM데이타와 N분주된 VCO발진 신호를 M분주한 신호 즉, 기준 클럭 신호(PLCK)의 위상을 비교하고, 비교된 결과를 업/다운 신호(UP/DN)로서 출력한다. PLL홀드 제어부(760)는 디펙트 검출 신호(DFCT)에 응답하여 PLL홀드 신호(PLL_HOLD)를 생성하고, 디펙트 검출 신호(DFCT)의 종료 후 소정 시간 후에 PLL홀드 신호(PLL_HOLD)를 해제한다. 즉, 프레임 카운터(764)는 외부의 디펙트 검출부 (미도시)로부터 인가된 디펙트 검출 신호(DFCT)에 응답하여 EFM데이타의 상승 또는 하강 엣지를 카운팅하고, 카운팅된 값이 5또는 10프레임이 되면 PLL로크 신호 생성부(762)로 셋 신호(SET)를 출력한다. PLL로크 신호 생성부(762)는 디펙트 검출 신호(DFCT)에 응답하여 PLL로크 신호(PLL_LOCK)를 생성하고, 프레임 카운터(764) 에서 출력된 셋 신호(SET)에 응답하여 PLL로크 신호(PLL_LOCK)를 연장함으로써 PLL을 홀드하기 위한 PLL홀드 신호(PLL_HOLD)를 생성한다. 전하 펌프/저역 통과 필터(720)는 주파수 검출기(700) 및 위상 검출기(710)에서 출력된 업/다운 신호(UP/DN)에 응답하여 전류 소싱/싱킹함으로써 전류량을 조절하고, 그 결과를 필터링하여 직류의 제어 전압을 생성한다. 또한, PLL홀드 제어부(760)에서 출력되는 PLL홀드 신호(PLL_HOLD)에 응답하여 전류의 소싱/싱킹을 온/오프하도록 제어된다. VCO(730)는 전하 펌프/저역 통과 필터(720)에서 출력되는 제어 전압에 상응하는 주파수를 갖는 발진 신호를 생성한다. 제1분주기(740)는 VCO발진 신호를 N분주하고, N분주된 결과를 출력한다. 제2분주기(750)는 N분주된 VCO발진 신호를 M분주하여 기준 클럭 신호(PLCK)를 생성한다.
도 8은 도 7에 도시된 PLL의 전하 펌프/저역 통과 필터(720)를 설명하기 위한 회로도로서, 제어 신호 입력부(800), 전하 펌프(820) 및 저역 통과 필터(840)로 구성되고, 여기에서, 제어 신호 입력부(800)는 앤드 게이트들(802, 804)로 이루어지고, 전하 펌프(820)는 전류 소스 기능을 하는 제1전류원(I81), 전류 싱크 기능을 하는 제2전류원(I82) 및 스위치들(SW82, SW84)로 구성되고, 저역 통과 필터(840)는 커패시터(C84)로 구현된다.
도 8에 도시된 제어 신호 입력부(800)의 앤드 게이트(802)는 주파수 검출기(700)또는 위상 검출기(710)로부터 출력된 업 신호(UP)와 PLL홀드 제어부(760)로부터 출력된 PLL홀드 신호(PLL_HOLD)의 반전된 신호( )를 논리곱하고, 논리곱된 결과를 스위치(SW82) 제어 신호로서 출력한다. 또한, 앤드 게이트(804)는 주파수 검출기(700)또는 위상 검출기(710)로부터 출력되는 다운 신호(DN)와 반전된 PLL홀드 신호( )를 논리곱하고, 논리곱된 결과를 스위치(SW83)제어 신호로서 출력한다. 전하 펌프(820)의 전류원(I81)과 전류원(I82)은 각각 스위치(SW82) 또는 스위치(SW83)의 온/오프 상태에 따라 전류를 소싱하거나 싱킹하고, 그 결과를 필터링하여 제어 전압을 생성한다.
도 9(a)~9(c)는 디펙트 발생 시에 도 7에 도시된 위상 동기 루프의 각 신호들을 설명하기 위한 파형도들로서, 9(a)는 광픽업으로부터 인가되는 RF신호를 나타내고, 9(b)는 디펙트 검출부에서 출력되는 디펙트 검출 신호(DFCT)를 나타내고, 9(c)는 PLL홀드 신호(PLL_HOLD)를 나타낸다.
도 9를 참조하면, 9(a)의 참조 번호 91은 정상적인 RF신호가 출력되는 구간 을 나타내고, 93은 디펙트가 발생하여 RF신호가 사라진 구간을 나타내고, 9(b)의 95a와 95b는 디펙트로 검출되지 않은 RF신호 구간을 나타내고, 9(c)의 참조 번호 98은 디펙트 종료 후에 PLL이 홀드되는 소정 시간 THOLD를 나타낸다. 여기에서, THOLD는 마이컴에서 결정되며, 이 시간동안은 PLL의 주파수 검출기(700)를 개입시키지 않는다. 즉, PLL을 홀드시키면, PLL의 출력(PLCK)을 인가하여 처리하는 DSP에서는 내부의 에러 정정 블럭(Error Correcting Code:ECC)인 ECC회로에서 에러 마진을 높이게 되고, 따라서 시스템적인 안정을 가져올 수 있다.
도 10은 도 7에 도시된 위상 동기 루프에서 수행되는 안정화 방법을 설명하기 위한 플로우차트로서, 디펙트가 발생하였는가를 판단하고, 발생하였으면 PLL홀드 신호를 생성하여 VCO발진 신호를 고정시키는 단계(제101~102단계), 디펙트가 종료되었는가를 판단하고, 종료되었으면 PLL홀드 신호를 유지하고 EFM데이타를 카운팅하는 단계(제103~104단계), EFM데이타를 카운팅한 값이 소정 갯수의 프레임을 초과하였는가를 판단하여 초과하지 않았으면 PLL홀드 신호를 유지하고 계속 EFM데이타를 카운팅하는 단계(제105단계), 소정 갯수의 프레임을 초과하였으면 PLL홀드 신호를 해제하고, 주파수 및 위상 차에 상응하여 VCO발진 신호를 생성하는 단계(제107~108단계)로 구성된다.
도 7,8,9 및 도 10을 참조하여 본 발명에 따른 디펙트 발생시 안정화 기능을 갖는 위상 동기 루프의 동작 및 안정화 방법에 관하여 상세히 설명한다.
우선, PLL외부의 디펙트 검출부(미도시)에서는 광픽업으로부터 인가되는 도 9(a)에 도시된 RF신호를 바텀 홀드하여 도 9(b)에 도시된 디펙트 검출 신호(DFCT)를 생성함으로써 디펙트가 발생하였는가를 판단한다(제101단계). 여기에서, 디펙트가 발생했을때, 적어도 디펙트 검출 구간 중에는 EFM데이타를 출력하는 것이 가능하기 때문에 디펙트 검출 신호(DFCT)의 시작점은 중요하지 않다. 즉, 디펙트 검출 신호(DFCT)의 발생이 다소 지연되더라도, CLV로크 신호(CLV_LOCK)를 이용하여 일정 기간 동안은 PLL의 주파수 검출기(710)가 개입하는 것을 억제할 수 있다. 그러나, 디펙트가 장시간 발생하면 CLV로크 신호(CLV_LOCK)도 더이상 생성되지 않아서 주파수 검출기(710)의 개입을 억제할 수 없게 된다. 1배속의 DVD 경우에 ECC가 보상할 수 있는 시간은 한계가 있으므로 낭비되는 시간으로 인해 결국 시스템의 성능을 떨어뜨리게 된다. 따라서, 본 발명에서는 디펙트 검출부에서 출력되는 디펙트 검출 신호(DFCT)의 종료를 알리는 시점 즉, 디펙트 검출 신호(DFCT)가 하이 레벨에서 로우 레벨로 변화하는 순간에 EFM데이타의 상승 또는 하강 엣지를 검출하여 디펙트 검출 신호(DFCT)의 종료점으로부터 5 또는 10프레임을 더 연장시킨 PLL홀드 신호(PLL_HOLD)를 생성한다.
즉, 제101단계에서 디펙트가 발생하였다고 판단되면, 디펙트가 시작되는 시점에서 도 7에 도시된 PLL홀드 제어부(760)는 PLL홀드 신호(PLL_HOLD)를 생성하여 VCO발진 신호를 고정시킨다(제102단계). 즉, PLL홀드 제어부(760)의 PLL로크 신호 생성부(762)는 EFM데이타와 기준 클럭 신호(PLCK)가 로크되었으면 하이 레벨의 PLL로크 신호(PLL_LOCK)를 생성하고, 디펙트 검출부로부터 인가되는 디펙트 검출 신호(DFCT)가 하이 레벨이 되는 시점에서 하이 레벨의 PLL홀드 신호(PLL_HOLD)를 생성함으로써 PLL의 주파수 및 위상 검출 동작을 홀드한다. PLL홀드 제어부(760)에서 출력되는 PLL홀드 신호 (PLL_HOLD)는 전하 펌프/저역 통과 필터(720)로 입력되어 전류 소싱/싱킹을 차단하고 따라서 출력되는 제어 전압을 일정하게 고정한다. 전하 펌프/저역 통과 필터(720)의 앤드 게이트(802)는 로우 레벨을 갖는 반전된 PLL홀드 신호 ( )에 의해서 로우 레벨의 출력 신호를 생성하게 되고, 스위치(SW82)가 오프되므로 전류 소싱은 일어나지 않고 그 출력을 하이 임피던스 상태가 된다. 마찬가지로, 앤드 게이트(804)의 출력에 의해서 스위치(SW83)도 오프되어 전류 싱킹이 일어나지 않고 저역 통과 필터(840)를 통하여 출력되는 제어 전압이 변화하지 않으므로 VCO(730)에서 출력되는 발진 신호는 일정하게 고정된다. 또한, PLL홀드 제어부(760)는 디펙트가 종료되었는가를 판단한다(제103단계). 제103단계에서 디펙트가 종료되어 디펙트 검출 신호(DFCT)가 로우 레벨이 되면 PLL홀드 제어부(760)는 PLL홀드 신호(PLL_HOLD)를 계속 유지하고 프레임 카운터(764)에서는 EFM데이타를 카운팅한다(제104단계). 만약, 디펙트 검출 신호(DFCT)가 아직 종료되지 않고 하이 레벨을 유지하고 있으면 제102단계로 복귀한다. 제104단계 후에 프레임 카운터(764)에서 카운팅된 값이 소정 갯수, 바람직하게는 5프레임 또는 10프레임을 초과하였는가를 판단하고(제105단계), 아직 초과하지 않았으면 제104단계로 복귀하여 계속 하이 레벨의 PLL홀드 신호를 유지 하고 VCO발진 신호를 고정한다. 또한, 제105단계에서 카운팅된 값이 5프레임 또는 10프레임을 초과하였으면, PLL홀드 제어부(760)는 PLL홀드 신호를 해제한다(제107단계). 즉, 디펙트 검출 신호(DFCT)가 종료된 시점에서 PLL홀드 제어부(760)는 PLL로크 신호(PLL_LOCK)를 5프레임 또는 10프레임 만큼 더 연장하여 PLL홀드 신호(PLL_HOLD)를 생성하고, 5또는 10프레임을 초과하면 도 9(c)에 도시된 PLL홀드 신호(PLL_HOLD)를 해제한다 (제107단계). 여기에서, EFM데이타의 상승 및 하강 엣지를 카운팅한 갯수가 512이면 1프레임으로 간주하며, 연장되는 시점을 5프레임으로 할 것인지 10프레임 으로 할 것인지는 슬라이스 회로의 비대칭 보상용 필터 특성에 따라서 결정된다. 필터의 차단 주파수가 높으면, 디펙트 검출 신호(DFCT)의 종료 후 정상적인 슬라이스 레벨을 회복하는 속도가 빠르기 때문에 5프레임으로 설정하면 충분하지만, 차단 주파수가 낮으면 디펙트 검출 신호(DFCT)의 종료 후 정상적인 슬라이스 레벨을 회복하는 속도가 느리기 때문에 10프레임으로 설정하는 것이 바람직하다. 그러나, 필터의 차단 주파수를 높여서 프레임 수를 조정하는 것은, EFM데이타가 순간적으로 사라지는 핀 홀(PIN-HOLE)현상에 대해서 슬라이스 레벨을 추종하게 된다는 문제점이 있으므로 적정 선에서 조정해야 한다.
제107단계에서 PLL홀드 신호(PLL_HOLD)가 해제되었으면, PLL의 주파수 검출기(700)와 위상 검출기(710)는 주파수 및 위상 차에 상응하는 업/다운(UP/DN) 를 생성한다. 따라서, 전하 펌프/저역 통과 필터(720)에서는 전류를 소싱/싱킹 하여 주파수 또는 위상 차에 상응하는 제어 전압을 생성하고, VCO(730)는 제어 전압에 상응하는 발진 신호를 생성한다(제108단계). 여기에서, VCO(730)에서 출력되는 발진 신호는 제1분주기(740)와 제2분주기(750)에서 소정율로 분주되어 기준 클럭 신호(PLCK)를 생성한다.
상술한 과정을 통하여 디스크에 디펙트가 발생하면, 디펙트 종료 후 소정 시간 동안 PLL을 홀드함으로써 안정된 동작을 수행할 수 있다.
이하, 본 발명에 따른 에러 데이타에 대한 안정화 기능을 갖는 위상 동기 루프 및 안정화 방법에 관하여 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 11은 본 발명에 따른 에러 데이타에 대한 안정화 기능을 갖는 위상 동기 루프를 설명하기 위한 개략적인 블럭도로서, 에러 데이타 제거부(100), PLL로크 검출부(170), 주파수 검출기(110), 위상 검출기(120), 전하 펌프/저역 통과 필터(130), VCO(140), 제1분주기(150) 및 제2분주기(160)로 구성된다.
도 11에 도시된 주파수 검출기(110)는 슬라이서 회로(미도시)로부터 인가된 EFM데이타와 N분주된 VCO발진 신호(PLCK)의 주파수를 비교하고, 비교된 결과를 업/다운(UP/DN)로서 출력한다. 에러 데이타 제거부(100)는 슬라이스 회로(미도시) 로부터 인가된 EFM데이타에 섞인 디글리치와 같은 에러 성분을 제거하고, 에러 성분이 제거된 EFM데이타(DEFM)를 출력한다. 위상 검출기(120)는 에러 성분이 제거된 EFM데이타(DEFM)와, N분주된 VCO발진 신호를 M분주한 신호 즉, 기준 클럭 신호(PLCK)의 위상을 비교하고, 비교된 결과를 업/다운 신호(UP/DN)로서 출력한다. 전하 펌프/저역 통과 필터(130)는 주파수 검출기 (110) 및 위상 검출기(120)에서 출력된 업/다운 신호(UP/DN)에 응답하여 전류 소싱/싱킹함으로써 전류량을 조절하고, 그 결과를 필터링하여 직류의 제어 전압을 생성한다. VCO(140)는 전하 펌프/저역 통과 필터(130)에서 출력되는 제어 전압에 상응하는 주파수를 갖는 발진 신호를 생성한다. 제1분주기(150)는 VCO발진 신호를 N분주하고, N분주된 결과를 출력한다. 제2분주기(160)는 N분주된 VCO발진 신호를 M분주하여 기준 클럭 신호(PLCK)를 생성한다. PLL로크 검출부(170)는 EFM데이타와 N분주된 발진 신호를 입력하고, 두 신호가 로크되었는가를 검출하여 하이 레벨의 PLL로크 신호 (PLL_LOCK)를 생성한다.
도 12는 도 11에 도시된 위상 동기 루프의 에러 데이타 제거부(100)를 설명하기 위한 상세한 회로도로서, 낸드 게이트들(210, 220), 플립플롭(200) 및 카운터(230)로 구성되고, 여기에서, 플립플롭(200)은 인버터(202)와 낸드 게이트들 (204, 206, 208, 209)로 구성되고, 카운터(230)는 D플립플롭들(232, 234, 236)과 인버터(238)로 구성된다.
도 12에 도시된 낸드 게이트(210)는 PLL로크 신호(PLL_LOCK)와 카운터(230) 의 정출력(Q)을 반전 논리곱하고, 반전 논리곱된 결과를 플립플롭(200)의 낸드 게이트(204)의 제1입력으로 인가한다. 또한, 낸드 게이트(220)는 PLL로크 신호(PLL_LOCK)와 카운터(230)의 부출력( )을 반전 논리곱하고, 반전 논리곱된 결과를 플립플롭(200)의 낸드 게이트(208)의 제2입력으로 인가한다. 플립플롭 (200)은 외부의 슬라이스 회로로부터 EFM데이타를 입력하고, 낸드 게이트(210) 또는 낸드 게이트(220)의 출력에 응답하여 인가된 EFM데이타를 하이 또는 로우 레벨의 신호로서 출력한다. 출력된 데이타는 디글리치와 같은 에러 성분이 제거된 데이타(DEFM)로서 PLL의 위상 검출기(120)로 출력된다. 플립플롭(200)에서 출력되는 EFM데이타는 카운터(230)로 인가되고, 카운터(230)는 제2분주기(160)에서 출력되는 기준 클럭 신호(PLCK)에 응답하여 EFM데이타의 하이 또는 로우 레벨 구간을 카운팅한다. 카운팅된 결과 즉, 플립플롭(236)의 정출력(Q)과 부출력( )은 낸드 게이트(210)와 낸드 게이트(220)의 제1 및 제2입력으로 인가되어 각각 PLL로크 신호(PLL_LOCK)와 반전 논리곱된다. 여기에서, EFM데이타의 카운팅된 결과가 3T미만이면 카운터(230)는 그 데이타를 출력하지 않고, 3T이상인 데이타 만을 출력한다.
도 13(a)및 13(b)는 도 12에 도시된 에러 데이타 제거부(100)의 입출력 신호를 설명하기 위한 파형도들로서, 13(a)는 슬라이스 회로로부터 인가되는 글리치 및 이상 데이타가 섞인 EFM데이타를 나타내고, 13(b)는 에러 성분이 제거된 EFM데이타(DEFM)를 나타낸다. 여기에서, 도 13(a)의 참조 번호 131은 슬라이스 회로의 비교 노이즈에 의한 글리치(glitch) 및 에러 데이타를 나타낸다. 도 14는 도 11에 도시된 위상 동기 루프에서 수행되는 안정화 방법을 설명하기 위한 플로우차트로서, 슬라이스 회로로부터 EFM데이타를 인가하는 단계 (제40단계), PLL이 로크 상태인가를 판단하고, 로크 상태가 아니면 EFM데이타를 그대로 출력하는 단계(제42~44단계), 로크 상태이면 인가된 EFM데이타가 3T 미만인가를 판단하고, 3T미만이면 에러 데이타로 판별하고 에러를 제거한 EFM 데이타를 출력하며, 3T이상 11T또는 14T이하이면 정상 데이타로 판별하여 인가된 EFM데이타를 출력하는 단계(제46~49단계) 및 제48 또는 제49단계에서 출력된 EFM데이타를 기준으로 위상 검출 및 주파수 검출을 수행하는 단계(제50단계)로 구성된다.
도 11, 12, 13 및 14를 참조하여 본 발명에 따른 에러 데이타에 대한 안정화 기능을 갖는 위상 동기 루프의 동작 및 안정화 방법에 관하여 상세히 설명한다.
초기에 슬라이스 회로(미도시)에서 인가되는 도 13(a)에 도시된 EFM데이타는 에러 데이타 제거부(100)로 인가된다(제40단계). 상술한 바와 같이, 정상 주행 중에도 PLL의 위상 검출기(120)에 인가되는 EFM데이타는 슬라이스 회로에서 슬라이스될 때 내부의 비교기에 의해 글리치(GLITCH)와 같은 이상 성분이 섞여서 입력되는 경우가 있다. 도 13(a)의 131과 같이 글리치 성분으로 나타난 데이타는 실제 노이즈성 글리치일 수도 있고, 디스크가 플레이 중에 트랙 점프하거나 지문에 의해 RF신호가 왜곡되었을 때 정상적인 EFM데이타의 클럭 성분 즉, 3T~11T 또는 3T~14T와는 다르게 나타나는 3T이하의 에러 데이타일 수 있다. 이러한 에러 데이타가 입력되면 위상 검출기(120)에서는 위상 비교된 결과에 따라서 업 신호(UP)를 출력하게 되고, 전하 펌프/저역 통과 필터(130)에서는 전류 소싱이 이루어져 저역 통과 필터를 충전시키는 양이 방전시키는 양보다 많게 되어 제어 전압을 높게한다. 즉, 정상적인 EFM데이타보다 작은 성분의 데이타가 인가 되므로 PLL은 상술한 바와 같이 동작한다. 따라서, 디스크에 기록된 3T이하의 노이즈성 EFM데이타는 PLL로 유입되는 경로를 차단함으로써 PLL을 안정적으로 동작시킬 수 있다. 이 때, PLL이 로크 상태인가를 판단하고(제42단계), 만약 로크 상태가 아니면 인가된 EFM데이타를 그대로 출력한다(제44단계). 그러나, EFM데이타와 N분주된 발진 신호의 주파수가 일치하여 PLL이 로크 상태로 진입하고 PLL로크 신호(PLL_LOCK)가 하이 레벨이 되면, 에러 데이타 제거부(100)에서는 인가되는 EFM데이타의 글리치 성분 및 에러 성분을 제거한다. 즉, 에러 데이타 제거부(100)는 인가된 EFM데이타에 에러 성분이 존재하는가를 검출하기 위해 EFM데이타의 상승/하강 엣지 를 카운팅함으로써 EFM데이타의 성분이 3T미만인가를 판단한다(제46단계). 만약 제46단계에서 EFM데이타가 3T이상이고 11T또는 14T이하이면, 정상 데이타라고 판단하여 인가된 EFM데이타를 위상 검출기(120)로 출력한다(제49단계). 따라서, 위상 검출기(120)는 슬라이스된 EFM데이타와 기준 클럭 신호(PLCK)를 위상 비교하고, 비교된 위상 차에 상응하는 업/다운 신호(UP/DN)를 생성한다. 생성된 업/다운 신호(UP/DN)는 전하 펌프/저역 통과 필터(130)에서 전류 조절되어 직류의 제어 전압으로 생성되고, VCO(140)는 인가된 제어 전압에 상응하는 주파수를 갖는 발진 신호를 생성한다.
한편, 에러 데이타 제거부(100)에 인가된 EFM데이타가 3T미만의 글리치 성분 혹은 이상 성분으로 판단되면, 에러 데이타 제거부(100)는 3T미만의 데이타는 에러 데이타로 판단하고, 에러 성분을 제거한 EFM데이타를 출력한다(제48단계). 즉, 에러 데이타 제거부(100)는 PLL로크 신호(PLL_LOCK)가 하이 레벨일 때 즉, PLL이 로크 상태일 때 EFM데이타의 하이 레벨 구간 또는 로우 레벨 구간을 카운팅하고, 카운팅된 결과가 3T미만이면 글리치와 같은 에러 데이타라고 판단하여 그 데이타를 출력하지 않는다. 이 때, 위상 검출기(120)에서 출력되는 업/다운 신호(UP/DN)는 인가되는 EFM데이타의 상승 엣지와 하강 엣지에서 각각 생성된다. 즉, 도 13(b)에 도시된 바와 같이, 에러가 제거된 EFM데이타(DEFM)의 변화에 의해 위상 검출기(120)에서 출력되는 업/다운 신호(UP/DN)는 변화하게 되고, 따라서 전하 펌프/저역 통과 필터(130)에서 조절되는 전류량 즉, 소싱/싱킹되는 전류량도 마찬가지로 변화된다. 그러나, 조절되는 전류량에 따른 제어 전압의 생성으로 인해 PLL은 이후에 균형을 이루도록 제어된다. 물론 발생되는 제어 전압이 VCO 발진 신호의 1비트 노트(BEAT NOTE) 즉, 위상 검출 가능 범위(-π/2~π/2) 내에 진입해있지 않다면, 다시 주파수 검출기(110)가 개입하여 풀인해야 한다. 즉, 정상적인 EFM데이타보다 작은 클럭 성분(T)을 갖는 데이타가 인가되므로 PLL은 상술한 바와 같이 동작함으로써 에러 성분이 위상 검출기(120)에 유입되는 것을 막을 수 있다. 따라서, 제48단계 또는 제49단계에서 출력되는 EFM데이타를 기준으로 위상 검출기(120)는 기준 클럭 신호(PLCK)와 위상 검출을 수행하고, 제어 전압이 위상 검출 가능 범위 내에 존재하지 않으면 주파수 검출기(100)는 주파수 검출을 수행한다(제50단계).
여기에서, 3T이하의 EFM데이타는 PLL을 제어하는데 전혀 필요가 없기 때문에, 상기의 과정은 PLL이 와이드 레인지로 동작하는데 있어서도 문제가 되지 않는다. 이러한 방식으로 글리치 성분과 같은 에러 데이타 유입 시에 그 에러를 제거하고, 에러를 제거한 데이타로부터 위상 검출을 수행함으로써 PLL을 안정하게 동작시킬 수 있다.
본 발명에 따르면, 디스크 피트의 불균일 뿐 만 아니라, CLV제어나 CAV 제어의 변동으로 인한 데이타의 변화를 제거함으로써 PLL자체의 오동작을 제거할 수 있고, 디펙트 발생 시에 PLL을 일정한 시간 동안 홀드시킴으로써 PLL이 안정된 동작을 수행할 수 있다. 또한, 슬라이스된 EFM데이타에 섞여서 입력되는 글리치 성분과 같은 에러 데이타를 제거함으로써 안정된 PLL을 구현할 수 있을 뿐 아니라, 모든 CD 또는 DVD와 관련된 데이타 복조 회로에 적용이 가능하다는 효과가 있다. 또한, PLL을 외부의 다른 회로들과 인터페이스하기 위한 간단한 회로들을 추가함으로써 회로 전체의 사이즈에 크게 영향을 주지 않고도 소비 전력이 적은 경제적인 PLL회로를 구현할 수 있다는 효과가 있다.

Claims (11)

  1. 외부의 슬라이스 회로로부터 인가된 이.에프.엠 데이타와 N분주된 발진 신호의 주파수를 비교하고, 상기 비교된 결과를 업/다운 신호로서 출력하는 주파수 검출 수단, 상기 이.에프.엠 데이타와 기준 클럭 신호의 위상을 비교하고, 상기 비교된 결과를 업/다운 신호로서 출력하는 위상 검출 수단을 구비한 위상 동기 루프에 있어서,
    상기 주파수 검출 수단 또는 위상 검출 수단에서 출력된 업/다운 신호에 응답하여 전류량을 조절하고, 상기 조절된 결과를 저역 필터링하여 직류의 제어 전압을 생성하며, 소정의 정선속도 로크 신호에 응답하여 상기 전류 조절을 온/오프하는 전하 펌프/저역 통과 필터;
    상기 제어 전압에 상응하는 주파수를 갖는 상기 발진 신호를 생성하고, 상기 정선속도 로크 신호에 응답하여 상기 발진 신호를 고정하는 전압 제어 발진 수단;
    상기 발진 신호를 N(>0)분주하고, 상기 N분주된 신호를 출력하는 제1분주 수단; 및
    상기 N분주된 신호를 M(>0)분주하여 기준 클럭 신호를 생성하는 제2분주 수단을 포함하는 것을 특징으로하는 위상 동기 루프.
  2. 제1항에 있어서, 상기 전하 펌프/저역 통과 필터는,
    상기 업/다운 신호와, 상기 정선속도 로크 신호의 반전된 신호를 각각 논리조합하고, 상기 논리조합된 결과를 스위치 제어 신호로서 출력하는 제어 신호 입력수단;
    상기 스위치 제어 신호에 응답하여 상기 업/다운 신호에 상응하는 소정의 전류를 소싱/싱킹하거나, 상기 전류 소싱/싱킹을 중지하는 전하 펌프; 및
    상기 전하 펌프의 출력을 필터링하고, 상기 필터링된 결과를 상기 제어 전압으로서 츨력하는 저역 통과 필터를 포함하는 것을 특징으로하는 위상 동기 루프.
  3. 디스크의 오류 피트 검출 시에 외부의 정선속도 제어부로부터 인가되는 정선속도 로크 신호에 응답하여 내부의 전하 펌프/저역 통과 필터에서 전류 조절을 온/오프함으로써 전압 제어 발진 수단의 발진 신호를 고정하는 위상 동기 루프의 안정화 방법에 있어서,
    상기 위상 동기 루프가 풀인되어 외부의 디지탈 신호 처리부에서 프레임 동기 확인 신호를 생성하는 단계;
    상기 프레임 동기 확인 신호가 소정 시간 유지되었는가를 판단하는 단계;
    상기 프레임 동기 확인 신호가 소정 시간 유지되었으면, 정선속도 로크 신호를 생성하는 단계;
    상기 정선속도 로크 신호에 응답하여 주파수 검출을 홀드하고, 상기 전압 제어 발진 수단의 발진 주파수를 고정하는 단계;
    상기 프레임 동기 확인 신호가 소정 시간 유지되지 않았으면, 정선속도 로크 신호를 해제하는 단계; 및
    상기 정선속도 로크 신호가 해제된 후에 주파수 검출을 수행하고, 상기 검출된 주파수 에러에 상응하여 상기 전압 제어 발진 수단의 발진 주파수를 생성하는 단계를 포함하는 것을 특징으로하는 위상 동기 루프 안정화 방법.
  4. 외부의 슬라이스 회로로부터 인가된 이.에프.엠 데이타와 N분주된 발진 신호의 주파수를 비교하고, 상기 비교된 결과를 업/다운 신호로서 출력하는 주파수 검출 수단, 상기 이.에프.엠 데이타와 기준 클럭 신호의 위상을 비교하고, 상기 비교된 결과를 업/다운 신호로서 출력하는 위상 검출 수단을 구비한 위상 동기 루프에 있어서,
    소정의 디펙트 검출 신호에 응답하여 위상 동기 루프 홀드 신호를 생성함으로써 상기 주파수 검출 및 위상 검출을 홀드하고, 상기 디펙트 검출 신호의 종료 후 소정 시간 후에 상기 홀드 상태를 해제하는 위상 동기 루프 홀드 제어 수단;
    상기 업/다운 신호에 응답하여 전류량을 조절하고, 상기 전류 조절된 결과를 저역 필터링하여 직류의 제어 전압을 생성하며, 상기 위상 동기 루프 홀드 신호에 응답하여 상기 전류 조절을 온/오프하는 전하 펌프/저역 통과 필터;
    상기 제어 전압에 상응하는 주파수를 갖는 상기 발진 신호를 생성하고, 상기 위상 동기 루프 홀드 신호에 응답하여 상기 발진 신호를 고정하는 전압 제어 발진 수단;
    상기 발진 신호를 N분주하고, 상기 N분주된 신호를 출력하는 제1분주 수단; 및
    상기 N분주된 신호를 M분주하여 상기 기준 클럭 신호를 생성하는 제2분주 수단을 포함하는 것을 특징으로하는 위상 동기 루프.
  5. 제4항에 있어서, 상기 위상 동기 루프 홀드 제어 수단은,
    상기 디펙트 검출 신호의 종료 점에서 상기 이.에프.엠 데이타를 카운팅하고, 상기 카운팅된 결과를 출력하는 프레임 카운터; 및
    상기 디펙트 검출 신호에 응답하여 위상 동기 루프 로크 신호를 생성하고, 상기 프레임 카운터의 출력에 응답하여 상기 위상 동기 루프 로크 신호를 소정 시간 연장하는 위상 동기 루프 로크 신호 생성 수단을 포함하는 것을 특징으로하는 위상 동기 루프.
  6. 제5항에 있어서, 상기 전하 펌프/저역 통과 필터는,
    상기 업/다운 신호와, 상기 위상 동기 루프 홀드 신호의 반전된 신호를 논리조합하고, 상기 논리 조합된 결과를 스위치 제어 신호로서 출력하는 제어 신호 입력 수단;
    상기 스위치 제어 신호에 응답하여 소정의 전류를 소싱/싱킹하거나, 상기 전류 소싱/싱킹을 중지하는 전하 펌프; 및
    상기 전하 펌프의 출력을 필터링하고, 상기 필터링된 결과를 상기 제어 전압으로서 출력하는 저역 통과 필터를 포함하는 것을 특징으로하는 위상 동기 루프.
  7. 디스크의 디펙트 발생 시에 내부의 전하 펌프/저역 통과 필터에서 전류 조절을 온/오프함으로써 전압 제어 발진 수단의 발진 신호를 고정하는 위상 동기 루프의 안정화 방법에 있어서,
    상기 디펙트가 발생하였는가를 판단하는 단계;
    (a)상기 디펙트가 발생하였으면, 위상 동기 루프 홀드 신호를 생성하여 상기 전압 제어 발진 수단의 발진 신호를 고정하는 단계;
    (b)상기 디펙트가 종료되었는가를 판단하고, 상기 디펙트가 종료되지 않았으면 상기 (a)단계로 복귀하는 단계;
    (c)상기 (b)단계에서 상기 디펙트가 종료되었으면, 상기 위상 동기 루프 홀드 신호를 유지하고 이.에프.엠 데이타를 카운팅하는 단계;
    (d)상기 카운팅된 값이 소정 갯수의 프레임을 초과하였는가를 판단하고, 상기 소정 갯수의 프레임을 초과하였으면 상기 위상 동기 루프 홀드 신호를 해제하는 단계;
    상기 (d)단계 후에 주파수 및 위상 차에 상응하여 상기 전압 제어 발진 수단의 발진 신호를 생성하는 단계; 및
    상기 카운팅된 값이 상기 소정 갯수를 초과하지 않았으면 상기 (c)단계로 복귀하는 단계를 포함하는 것을 특징으로하는 위상 동기 루프 안정화 방법.
  8. 제7항에 있어서, 상기 (d)단계는, 상기 카운팅된 값이 5프레임 또는 10프레임을 초과하였는가를 판단하는 단계임을 특징으로하는 위상 동기 루프 안정화 방법.
  9. 외부의 슬라이스 회로로부터 인가된 이.에프.엠 데이타와 N분주된 소정의 발진 신호의 주파수를 비교하고, 상기 비교된 결과를 업/다운 신호로서 출력하는 주파수 검출 수단;
    상기 이.에프.엠 데이타와 상기 N분주된 발진 신호의 주파수가 로크 상태인가를 검출하고, 상기 검출된 결과를 위상 동기 루프 로크 신호로서 출력하는 위상 동기 루프 로크 검출 수단;
    상기 위상 동기 루프 로크 신호에 응답하여 상기 이.에프, 엠 데이타의 에러 성분을 제거하고, 상기 에러 성분이 제거된 이.에프.엠 데이타를 출력하는 에러 데이타 제거 수단;
    상기 에러 성분이 제거된 이.에프.엠 데이타와 기준 클럭 신호의 위상을 비교하고, 상기 비교된 결과를 업/다운 신호로서 출력하는 위상 검출 수단;
    상기 주파수 검출 수단 또는 위상 검출 수단에서 출력된 업/다운 신호에 응답하여 전류량을 조절하고, 상기 조절된 결과를 필터링하여 직류의 제어 전압을 생성하는 전하 펌프/저역 통과 필터; 및
    상기 제어 전압에 상응하는 주파수를 갖는 발진 신호를 생성하는 전압 제어 발진 수단;
    상기 발진 신호를 N분주하고, 상기 N분주된 신호를 출력하는 제1분주 수단; 및
    상기 N분주된 신호를 M분주하여 상기 기준 클럭 신호를 생성하는 제2분주 수단을 포함하는 것을 특징으로하는 위상 동기 루프.
  10. (a)외부의 슬라이스 회로로부터 이.에프.엠 데이타를 인가하는 단계;
    위상 동기 루프가 로크 상태인가를 판단하고, 상기 로크 상태가 아니면 상기 이.에프.엠 데이타를 그대로 출력하고, 상기 (a)단계로 복귀하는 단계;
    (b)상기 위상 동기 루프가 로크 상태이면, 상기 인가된 데이타가 3T미만인가를 판단하는 단계;
    (c)상기 이.에프.엠 데이타가 3T미만이면 에러 데이타로 판단하고, 상기 에러를 제거한 이.에프.엠 데이타를 출력하는 단계;
    (d)상기 인가된 이.에프.엠 데이타가 3T이상이고 11T 또는 14T이하이면, 정상 데이타로 판단하고 상기 인가된 이.에프.엠 데이타를 출력하는 단계; 및
    상기 (c)또는 (d)단계에서 출력된 이.에프.엠 데이타를 기준으로 위상 검출 및 주파수 검출을 수행하는 단계를 포함하는 것을 특징으로하는 위상 동기 루프의 안정화 방법.
  11. 제10항에 있어서, 상기 (b)단계는, 상기 이.에프.엠 데이타의 하이 또는 로우 구간을 기준 클럭 신호에 응답하여 카운팅하는 단계임을 특징으로하는 위상 동기 루프 안정화 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100424485B1 (ko) * 2001-08-14 2004-03-24 주식회사 히타치엘지 데이터 스토리지 코리아 데이터 재생장치의 서보 제어장치
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6485426A (en) * 1987-09-28 1989-03-30 Hitachi Ltd Phase locked loop circuit
JPH01108812A (ja) * 1987-10-21 1989-04-26 Hitachi Ltd 位相同期回路
JP2542097B2 (ja) * 1990-01-16 1996-10-09 パイオニア株式会社 クロック生成用ｐｌｌ回路を含む読取線速度可変型ディスク記録情報再生装置
US5347232A (en) * 1992-05-15 1994-09-13 Matsushita Electric Industrial Co. Ltd. Phase locked loop clock generator
KR19980078972A (ko) * 1997-04-30 1998-11-25 배순훈 광디스크 시스템의 디지탈 위상 동기 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100424485B1 (ko) * 2001-08-14 2004-03-24 주식회사 히타치엘지 데이터 스토리지 코리아 데이터 재생장치의 서보 제어장치
US7310009B2 (en) 2004-12-11 2007-12-18 Samsung Electronics Co., Ltd Phase locked loop circuit having deadlock protection circuit and methods of operating same

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