KR19990077820A

KR19990077820A - 각각의 뱅크에 대한 용장치환선택신호를 출력하기위한 반도체 메모리장치

Info

Publication number: KR19990077820A
Application number: KR1019990008238A
Authority: KR
Inventors: 후지타마모루
Original assignee: 가네코 히사시; 닛폰 덴키 주식회사
Priority date: 1998-03-16
Filing date: 1999-03-12
Publication date: 1999-10-25
Also published as: US6122206A; KR100291132B1; CN1229249A

Abstract

본 발명의 반도체 메모리 장치는 각 뱅크에 대하여 용장(冗長) 치환 선택 신호를 출력하는 용장 메모리 선택 회로(XRDN)를 포함한다. 리프레시 동작시에는, 로우 어드레스 신호(XADD)에 포함된 뱅크 선택 신호를 참조하지 않고, 각각의 용장 디코더(XRED)가 로우 어드레스 신호(XADD)로 나타낸 어드레스와 디코더에 기억되어 있는 불량 메모리 셀의 어드레스만 비교한다. 용장 메모리 셀 선택 회로(XRDN)는 각 뱅크 A, B에 대하여 용장 메모리 셀과의 치환이 행해지는 뱅크를 나타내는 용장 치환 선택 신호(XRDNS(A), XRDNS(B))를 출력한다.

Description

각각의 뱅크에 대한 용장 치환 선택 신호를 출력하기 위한 반도체 메모리 장치{Semiconductor memory device having means for outputtingredundancy replacement selection signal for each bank}

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 불량 메모리 셀에 대한 구제 수단을 가지는 반도체 메모리 장치에 관한 것이다.

DRAM(동적 랜덤 억세스 메모리)과 같은 반도체 메모리 장치는 복수의 비트 라인 쌍과 복수의 워드 라인의 교점에 각각의 메모리 셀을 구비하고 있다. 상기 반도체 메모리 장치에서, 상기 워드 라인은 로우 어드레스로 선택되고 상기 비트 라인 쌍은 컬럼 어드레스로 선택되며, 이들에 의해 소정의 메모리 셀에 기억된 정보를 판독할 수 있다.

DRAM과 같은 종래의 반도체 메모리 장치는 기억 용량의 증가 또는 비트 라인 쌍의 길이의 제한 때문에 기억 영역을 복수의 블록으로 분할하는 구조를 가진다.

이러한 복수의 블록을 포함하는 반도체 메모리 장치의 메모리 셀에 기억된 정보를 판독하기 위하여, 로우 어드레스가 먼저 지정되고, 그 다음에 컬럼 어드레스가 지정되고 블록 어드레스가 지정되어야 한다. 상기 어드레스들이 지정된 후에 외부로부터 명령이 주어지며, 이 명령에 의해 데이터 기록 또는 판독과 같은 다양한 동작들이 수행된다.

그러나, 상기 반도체 메모리 장치가 전술한 복수의 블록을 포함한다 하더라도, 기억 용량이 증가하고 블록의 수가 증가함에 따라서, 한 블록이 처리되는 동안 다른 한 블록이 처리될 수 없는 경우, 기억된 내용을 판독하는데 긴 시간이 요구되는 문제점이 존재한다.

이 문제를 해결하기 위하여, 동기 DRAM 등이 사용되었는데, 여기서 메모리 셀들은 복수의 블록으로 분할되는 것이 아니라, 서로 독립적으로 동작할 수 있는 뱅크로 분할된다.

각각의 뱅크 내에서, 외부로부터 공급된 어드레스 신호로 지정된 메모리 셀들의 그룹이 활성화된다. 이 때, 각 뱅크는 동시에 활성 상태로 될 수 있다. 활성화되는 메모리 셀들의 그룹의 어드레스는 각 뱅크들 사이에서 독립적이다.

도 1은 복수의 뱅크를 포함하는 종래의 반도체 메모리 장치의 구성을 도시한 도면이다.

이 도면에서, 뱅크의 수는 2개[뱅크 A(어레이0) 및 뱅크 B(어레이1)]이고, 각 뱅크를 형성하는 서브어레이의 수는 4개(각각 SA00 내지 SA03, SA10 내지 SA13)이며, 각각의 서브어레이에 포함된 서브워드 라인(도시되지 않음)의 수는 512개로 하여 설명한다. 또한, 계층적 워드 라인 구조를 이용하여 설명한다. 이 경우, 상기 서브워드 라인들의 수는 하나의 메인 워드 라인(MWL)에 대하여 8개이다. 따라서, 각 뱅크의 로우 어드레스는 11 비트(X0 내지 X10)를 포함한다. 각 뱅크의 각 서브어레이는 X9, X10으로 식별되고, 각 서브어레이의 각각의 메인 워드 라인은 X3 내지 X8로 식별되고, 하나의 메인 워드 라인에 대한 8개의 서브워드 라인은 각각 X0 내지 X2로 식별된다.

불량 메모리 셀을 용장 메모리 셀로 치환하는 것은 X0로 표시된 두개의 로우 어드레스에 의해 수행된다. 각각의 서브어레이는 하나의 용장 메인 워드 라인(RMWL)(용장 MWL)과 이것에 접속된 8개의 서브워드 라인을 가진다.

도 2a 및 도 2b는 상기 종래의 반도체 메모리 장치의 동작을 도시한 타이밍 차트를 나타낸다. 도 2a는 용장 메모리 셀이 선택되는 경우의 타이밍 차트이고, 도 2b는 상기 용장 메모리 셀이 선택되지 않는 경우의 타이밍 차트이다. 도 2a 및 도 2b의 ACT는 각각의 ACT에 대응하는 뱅크가 활성 상태임을 나타내는 신호를 표시한 것으로서, 외부로부터 입력된 명령에 응답하여 명령 디코더(도시되지 않음) 등에 의해 발생된다.

도 1에서, 11비트를 포함하는 XADD는 로우 어드레스 신호이며 어드레스 버퍼(도시되지 않음)에 의해 ACT 신호에 따라서 외부로부터 인출된다. XABF는 로우 어드레스 신호 버퍼 회로를 나타내며 로우 어드레스 신호(XADD) 내의 X1 내지 X10에 따라서 상보형 신호 X1N 내지 X10N를 발생한다. 각각의 용장 디코더(XRED)는 치환될 각각의 불량 어드레스를 기억하는 회로로서, 불량 어드레스에 대한 기억/비교를 수행한다.

도 3은 전술한 용장 디코더(XRED)의 일례를 도시한 회로도이다. 용장 디코더(XRED)는 여기에 기억된 상기 불량 어드레스와 로우 어드레스 신호(XADD)를 비교한다.

상기 종래의 반도체 메모리 장치에서, 상기 치환은 두개의 서브워드 라인을 단위로 하여 이루어지며, 따라서 로우 어드레스 신호(XADD)를 구성하는 X1 내지 X10이 기억된다. X0로 표시된 서브워드 라인, 예를 들면, 로우 어드레스 0 및 로우 어드레스 1은 용장 디코더(XRED) 내에서 구별되지 않고 이들중 어느 하나가 용장 디코더(XRED)에 인가되는 경우에 불량 어드레스로 결정된다.

용장 디코더(XRED)에서, 상기 치환 어드레스는 퓨즈들(F1N 내지 F10N 또는 F1T 또는 F10T) 중에서 어느 하나의 분리에 의해 기억된다. 상기 퓨즈의 분리 방법은 특별히 제한되어 있지 않지만, 레이저 빔에 의한 융착(fusion)이 일반적으로 사용된다. FnN 또는 FnT의 접속해제에 의해 상기 치환 어드레스의 한 비트가 기억된다. 예를 들면, 상기 치환 어드레스의 관련 비트가 0 또는 1인경우, F1N 내지 F10N은 분리되지 않는다.

이하, 용장 디코더(XRED)의 동작을 기술한다. 먼저, 모든 로우 어드레스 신호(XADD)가 로우 레벨로 되고 용장 프리차지 신호(PXR)가 로우 레벨로 되어, 노드(100)가 하이 레벨로 된다. 이어서, 외부로부터 인가된 어드레스 신호에 의거하여, 상태 X1N 내지 X10N 및 X10N 및 X1T 및 X10T가 로우 어드레스 신호(XADD)를 구성하는 11 비트의 상보형 신호 내에서 설정된다. 이 때, XnN 및 XnT(n=1 내지 10)가 상보형 신호이기 때문에, 이들중 하나는 하이 레벨이고 다른 하나는 로우 레벨이다. 예를 들면, 상기 로우 어드레스가 0 또는 1인 경우, X1N 내지 X10N은 하이 레벨이고 X1T 내지 X10T는 로우 레벨이다. 따라서, 노드(100) 및 노드(101)는 퓨즈(FnN, FnT)에 기억된 치환 어드레스와 로우 어드레스 신호(XADD)가 일치하지 않는 한, 전도성이 된다.

용장 프리차지 신호(PXR)가 하이 레벨로 되고 상기 치환 어드레스와 로우 어드레스 신호(XADD)가 일치하지 않으면 노드(100)는 로우 레벨이 되고, 이들이 일치하면 노드(100)는 하이 레벨로 유지된다. 노드(100)의 레벨은 래치 신호(XLAT)에 응답하여 노드(102)에서 수용되어 불량 어드레스 일치 신호(XREBL)로서 출력된다. 도 2a는 상기 치환 어드레스와 로우 어드레스 신호(XADD)가 일치하여 하이 레벨의 불량 어드레스 일치 신호(XREBL)가 출력되는 경우를 나타낸다. 도 2b는 상기 치환 어드레스와 로우 어드레스 신호(XADD)가 일치하지 않아 로우 레벨의 불량 어드레스 일치 신호(XREBL)가 출력되는 경우를 나타낸다.

ACT 신호가 로우 레벨로 되면, 모든 불량 어드레스 일치 신호들(XREBL)은 도 2a 및 도 2b에 도시된 것과 같이 XPRE 신호에 응답하여 비선택으로 되고, 따라서 상기 선택된 용장 메모리 셀이 비선택으로 된다.

도 4는 용장 메모리 셀 선택 회로(XRDN)의 일례를 도시한 회로도이다. 용장 메모리 셀 선택 회로(XRDN)는 각 용장 로우 디코더(RXDC)에 대하여 1대 1로 존재한다. 두개의 서브워드 라인에 대하여 하나의 용장 디코더(XRED)가 존재하므로, 네개의 용장 디코더(XRED)에 대하여 하나의 용장 메모리 셀 선택 회로(XRDN)가 존재한다. 이 비는 상기 서브워드 라인 수에 대한 메인 워드 라인 수의 비와 같다. 네 개의 불량 어드레스 일치 신호(XREBL) 중 하나의 신호가 하이 레벨로 될 때, 용장 메모리 셀 선택 회로(XRDN)는 프리차지 회로(도시되지 않음)에 의해 하이 레벨로 설정된 용장 치환 선택 신호(XRDNS)를 로우 레벨로 다운시킨다. 용장 치환 선택 신호(XRDNS)는 상기 용장 메모리 셀이 선택되었음을 나타내는 신호이다. 또한, 용장 메모리 셀 선택 회로(XRDN)는 용장 로우 디코더 선택 신호(RXDS)를 하이 레벨로 되게하여 일대일로 접속된 용장 로우 디코더(RXDC)를 활성화한다.

또한, 프리차지 회로(도시되지 않음)에 의해 하이 레벨로 설정된 용장 서브워드 라인 선택 신호(RRAIS1, RRAIS2)는 불량 어드레스 일치 신호(XREBL)에 응답하여 선택적으로 로우 레벨로 다운시킨다. 상기 용장 메모리 셀 선택 회로(XRDN)에 접속된 네 개의 불량 어드레스 일치 신호(XREBL0 내지 XREBL3) 가운데 XREBL0이 하이 레벨로 되는 경우에 RRAIS1, RRAIS2는 로우 레벨로 다운되지 않는다. 그러나, XREBL1이 하이 레벨로 되는 경우에는 단지 RRAIS1만이 다운되고, XREBL2가 하이 레벨로 되는 경우에는 단지 RRAIS2만 다운되고, XREBL3이 하이 레벨로 되는 경우에는 용장 서브워드 라인 선택 신호(RRAIS1, RRAIS2)가 모두 다운된다. 그러므로, 용장 디코더(XRED)에서의 상기 비교 결과는 용장 서브워드 라인 선택 신호(RRAIS)의 상태와 일치한다.

용장 디코더(XRED)와 용장 메모리 셀 선택 회로(XRDN)는 이들이 각각 속해있는 뱅크에 대하여 고정되어 있고, 관련 뱅크가 선택되는 경우에만 동작한다. 또한, 용장 프리차지 신호(PXR), 래치 신호(XLAT), XPRE, 용장 로우 디코더 선택 신호(RXDS), 용장 치환 선택 신호(XRDNS)의 각 신호는 각 뱅크에 대하여 독립적으로 존재하며 독립적으로 동작한다.

도 1의 XPR은 도 2a 및 도 2b에 도시한 바와 같이 로우 어드레스 신호(XADD)로부터 로우 어드레스 프리코드 신호(PXADD)를 발생하는 로우 어드레스 프리디코더를 나타낸다. 로우 어드레스 프리디코드 신호(PXADD)는 X3 내지 X5를 프리디코딩하여 얻어진 X3N, 4N, 5N 내지 X3T, 4T, 5T를 포함하는 여덟 개의 신호와, X6 내지 X8을 프리디코딩하여 얻어진 X6N, 7N, 8N 내지 X6T, 7T, 8T를 포함하는 여덟 개의 신호와, X9, X10을 프리디코딩하여 얻어진 X9N, 10N 내지 X9T, 10T를 포함하는 네 개의 신호를 포함한다. X3T, 4T, 5T 등을 포함하는 여덟 개의 신호와 X6T, 7T, 8T 등을 포함하는 여덟 개의 신호는 각 서브어레이에서 로우 디코더(XDEC)를 선택하는데 사용되고, X9T, 10T 등을 포함하는 네 개의 신호는 SXC 회로에서 상기 서브어레이를 선택하는데 사용된다. 로우 프리디코드 어드레스 신호(PXADD)는 상기 용장 메모리 셀의 선택 여부를 판정하는 동안 대기하도록 로우 어드레스 디코드 회로(XPR) 내에서 지연되고, 래치 신호(XLAT)에 의해 래치된다. ACT 신호가 로우 레벨로 되면, 모든 로우 프리디코드 어드레스 신호(PXADD)들이 XPRE 신호에 의해 비선택된다. 그 결과, 상기 선택된 메모리 셀은 비선택된다.

도 5는 서브어레이 선택 회로(SXC)의 일례를 도시한 회로도이다. 로우 어드레스 신호(XADD)가 용장 디코더(XRED)에 기억된 용장 불량 치환 어드레스들 중 어느 한 어드레스와도 일치하지 않고 용장 로우 디코더 선택 신호(RXDS)가 하이 레벨로 유지되는 경우, 서브어레이 선택 회로(SXC)는 관련 서브어레이에 포함된 감지 증폭기 어레이(도시되지 않음)를 활성화하고, 로우 프리디코드 어드레스 신호(PXADD)(X9, X10)에 의거하여 서브어레이 선택 신호(BSEL)를 활성화한다.

로우 어드레스 신호(XADD)가 용장 디코더(XRED)에 기억된 불량 치환 어드레스들 중 어느 한 어드레스와 일치하고 용장 로우 디코더 선택 신호(RXDS)가 로우 레벨로 되면, 서브어레이 선택 회로(SXC)는 용장 치환 선택 신호(XRDNS)에 의거하여 감지 증폭기 어레이를 활성화하고 서브어레이 선택 신호(BSED)를 활성화한다. 이 때, 로우 프리디코드 어드레스 신호(PXADD)로 표시된 상기 서브어레이와 용장 치환 선택 신호(XRDNS)로 표시된 서버어레이가 일치하지 않는 경우, 상기 용장 메인 워드 라인 및 로어 프리디코드 어드레스 신호(PXADD)로 표시된 상기 서브어레이 내의 감지 증폭기 어레이는 활성이 억제된다. 어떠한 경우든, 활성화되는 상기 감지 증폭기 어레이는 상기 활성화된 워드 라인을 포함하는 서브어레이에 포함된다.

도 6은 로우 디코더(XDEC)의 일례를 도시한 회로도이다. 로우 디코더(XDECF)는 로우 프리디코드 어드레스 신호(PXADD)(X3 내지 X8) 및 서브어레이 선택 신호(BSEL)에 의거하여 메인 워드 라인(MWL)을 활성화한다. 그러나, 로우 어드레스 신호(XADD)가 용장 디코더(XRED)에 기억된 치환 어드레스들 중 어느 한 어드레스와 일치하고 상기 용장 로우 디코더 선택 신호가 로우 레벨로 되는 경우, 상기 활성화는 행해지지 않는다.

도 7은 용장 로우 디코더(RXDC)의 일례를 도시한 회로도이다. 로우 어드레스 신호(XADD)가 용장 디코더(XRED)에 기억된 치환 어드레스들중 어느 한 어드레스와 일치하는 경우, 용장 로우 디코더(RXDC)는 용장 치환 선택 신호(XRDNS)에 의거하여 대응하는 용장 메인 워드 라인(RMWL)을 활성화한다. 따라서, 불량 어드레스를 포함하는 메인 워드 라인은 용장 메인 워드 라인으로 치환된다.

도 8은 서브워드 라인 선택 회로(RAIS)의 일례를 도시한 회로도이다. 로우 어드레스 신호(XADD)가 용장 디코더(XREDF)의 상기 불량 치환 어드레스들 중 어느 한 어드레스와도 일치하지 않고 용장 로우 디코더 선택 신호(RXDS)가 하이 레벨인 경우, 서브워드 라인 선택 회로(RAIS)는 로우 어드레스 신호(XADD)(X0 내지 X2)에 따라서 서브워드 라인 선택 신호들(RAI0 내지 RAI7) 중 어느 한 신호만 활성화한다. 반면에, 로우 어드레스 신호(XADD)가 용장 디코더(XRED)의 불량 치환 어드레스들 중 어느 한 어드레스와 일치하고 용장 로우 디코더 선택 신호(RXDS)가 로우 레벨인 경우, 로우 어드레스 신호(XADD)의 X1 대신 용장 서브워드 라인 선택 신호(RRAIS1), X2 대신 용장 서브워드 라인 선택 신호(RRAIS2), 로우 어드레스 신호(XADD)의 X0가 서브워드 라인 선택 신호들(RAI0 내지 RAI7) 중 한 신호를 선택하는데 사용된다. 메인 워드 라인(MWL) 및 서브워드 라인 선택 신호(RAI)는 서브워드 구동 회로(도시되지 않음)로 공급되고, 서브워드 라인(SWL)을 선택하는데 이들 신호의 AND 논리가 사용된다. 서브워드 라인(SWL)은 메모리 셀에 직접 접속되어 상기 메모리 셀을 활성화한다.

전술한 바와 같이, 상기 종래 기술에서, 용장 디코더(XRED), 상기 용장 디코더에 의해 활성화된 메인 워드 라인, 서브워드 라인 선택 신호(RAI)의 관계는 고정되며, 그 결과 각 용장 디코더(XRED)와 상기 서브워드 라인의 관계가 고정이 된다. 또한, 하나의 용장 디코더(XRED)가 치환을 담당하고 있는 상기 서브워드 라인의 수(이 경우에는 두 개)도 고정되어 있다.

이 경우, 뱅크당 네 개의 용장 메인 워드 라인과 32개의 관련 서브워드 라인이 존재한다. 하나의 뱅크에는 16개의 용장 디코더(XRED)가 존재한다. 하나의 용장 디코더(XRED)에 의한 치환은 X0에서만 상이한 어드레스를 가지는 두 개의 서브워드를 단위로 수행되기 때문에, 모든 불량 포인트들이 각각 단지 하나의 로우 어드레스를 가지거나 X0에서만 상이한 두 개의 어드레스를 가지는 경우에는 뱅크당 16개까지의 불량 포인트가 구제될 수 있다.

그러나, 각각의 불량 포인트가 X0에서만 상이한 두 개의 어드레스를 가지지 않는다면, 예를 들어 상기 메인 워드 라인(단지 X0 내지 X2에서만 상이한 어드레스를 가지는 8개의 서브워드 라인에 대응)이 불량인 경우, 네 개의 용장 디코더(XRED)가 8개의 서브워드 라인을 치환하는데 사용된다. 이 경우, 뱅크당 16개의 용장 디코더(XRED)가 4개의 메인 워드 라인을 구제하는데 사용될 수 있다. 어떠한 경우든, 용장 디코더(XRED) 회로와 상기 불량 치환에 사용된 용장 서브워드 라인은 각 뱅크 내에서만 사용되고 다른 뱅크들의 불량 치환에는 사용되지 않는다.

그러나, 전술한 반도체 메모리 장치에서, 예를 들어 뱅크 B에 물리적으로 존재하는 불량 메모리 셀이 뱅크 A에 물리적으로 존재하는 용장 메모리 셀로 치환되는 경우, 뱅크 B의 불량 메모리 셀을 치환하는 뱅크 A의 용장 메모리 셀이 뱅크 A를 활성화하는 타이밍으로 활성화되면 두 개의 메모리 셀이 동시에 뱅크 A에서 활성화될 수도 있다. 상기 메모리 셀들이 감지 증폭기, 데이터 라인 등을 공유하는 경우, 고장이 일어날 것이다. 상이한 뱅크 내의 두 메모리 셀의 어드레스는 외부로부터 독립적으로 또한 선택적으로 지정될 수 있기 때문에, 이 문제는 어드레스들의 모든 조합에 대하여 회피될 수 없다.

그러므로, 도 1에 도시된 구성을 가지는 반도체 메모리 장치에서는 상이한 뱅크들 사이에서 용장 메모리 셀을 공유하므로서 구제하는 것이 불가능하기 때문에, 각 뱅크 내의 불량 메모리 셀은 동일 뱅크 내의 용장 메모리 셀로만 치환될 수 있다. 따라서, 불량이 몇몇 뱅크에 국부적으로 존재하는 칩에서는, 불량 메모리 셀이 하나의 뱅크 내의 용장 메모리 셀로 치환될 수 없는 경우에 전체 칩이 구제될 수 없으며, 이 때문에 양품률이 저하하게 된다.

또한, 퓨즈를 레이저로 절단하면 미소화(微少化)에 한도가 있기 때문에, 용장 디코더는 일반적으로 다른 회로들에 비해서 더 큰 영역을 요한다. 따라서, 제공될 수 있는 용장 메모리 셀의 최대 수는 제공될 수 있는 용장 디코더의 수에 의해 결정된다.

반도체 메모리 장치는 상기 구조 및 제조 방법상 불량 비트의 어드레스 배열에 대하여 상이한 패턴을 가진다. 이러한 불량 패턴은 메모리 셀을 구성하는 트랜지스터와 같은 소자에 의한 단일 비트 불량과 메모리 셀 어레이 내의 권선의 분리에 기인하는 단일 라인 불량과 같은 하나의 로우 어드레스의 치환에 의해 구제될 수 있는 불량 패턴과, 로우 디코더 회로 및 메모리 셀 어레이 내의 배선 가운데 단락에 의한 인접 라인 불량과 같은 복수의 로우 어드레스의 치환에 의해 구제될 수 있는 불량 패턴으로 분류된다.

또한, 복수의 라인들의 치환이 필요한 경우에도, 치환을 필요로 하는 인접한 로우 어드레스들의 수는 상기 단계 동안에 축적된 먼지의 양에 의존하기 때문에 무한하며, 이것이 배선들 간의 단락의 주요한 원인이 된다. 따라서, 종래 기술에서는 소정 개수의 로우 어드레스들에 대한 불량의 치환이 하나의 용장 디코더에 의해 행해지기 때문에, 인접한 불량 로우 어드레스들의 개수가 치환 단위를 초과하는 경우에는 상기 치환을 수행하는데 복수의 용장 디코더가 요구된다. 역으로, 인접한 불량 로우 어드레스의 개수가 상기 치환 단위 이하이면, 불량 로우 어드레스에 인접한 불량하지 않은 로우 어드레스도 함께 치환되므로, 용장 메모리 셀의 효율이 저감하게 된다.

도 9는 이 문제를 해결하기 위한 종래의 반도체 메모리 장치를 도시한 것이다. 도 1에 도시한 종래의 반도체 메모리 장치에서, 용장 메모리 셀 선택 회로(XRCN) 및 용장 디코더(XRED)가 각 뱅크 A, B에 대하여 전용으로 제공되었지만, 도 9에 도시된 반도체 메모리 장치에서는 용장 메모리 셀 선택 회로(XRDN) 및 용장 디코더(XRED)가 뱅크 A, B에 대하여 공통으로 제공된다.

따라서, 도 9의 서브어레이 선택 회로(SXC), 로우 디코더(XDEC) 및 서브워드 라인 선택 회로(RAIS)는 구성에 있어서, 도 1의 서브어레이 선택 회로(SXC), 로우 디코더(XDEC) 및 서브워드 라인 선택 회로(RAIS)와 상이하다.

도 10a 및 도 10b는 도 9에 도시한 종래의 반도체 메모리 장치의 동작을 도시한 것이다. 도 10a는 용장 메모리 셀이 선택된 경우의 타이밍 차트이고, 도 10b는 용장 메모리 셀이 선택되지 않은 경우의 타이밍 차트이다. 특별히 설명하지 않은 신호의 동작은 도 1의 종래의 반도체 메모리 장치의 동작과 동일하다.

상기 종래의 메모리 장치의 로우 어드레스 신호(XADD)는 로우 어드레스 외에 뱅크를 지정하는 뱅크 선택 신호(CBS)를 포함한다.

도 11은 용장 디코더(XRED)의 일례를 도시한 회로도로서, 도 3의 용장 디코더(XRED)에 치환될 뱅크를 기억하기 위한 퓨즈(FBSN, FBST)를 더 포함한다.

도 11에 도시한 바와 같이, 로우 어드레스 신호 버퍼 회로(XABF)는 로우 어드레스 신호(XADD)에 응답하여 상보 신호(X0N 내지 X10N, X0T 내지 X10T)를 발생하고, 뱅크 선택 신호(CBS)에 응답하여 상보 신호(CBST, CBSN)를 발생한다.

도 11에 도시한 용장 디코더(XRED)에서, 노드(100) 및 노드(101)는 퓨즈(FnN, FnT)에 기억된 치환 어드레스와 로우 어드레스 신호(XADD)가 일치하고 상기 선택된 뱅크 선택 신호(CBS)와 퓨즈(FBSN, FBST)에 기억되어 있는 치환될 뱅크가 일치하는 경우를 제외하고 전도 상태로 된다.

도 12는 네 개의 용장 디코더(XRED) 회로에 대하여 하나의 용장 메모리 셀 선택 회로(XRDN)가 존재하는 용장 메모리 셀 선택 회로(XRDN)의 일례를 도시한 회로도이다.

용장 메모리 셀 선택 회로(XRDN)에 접속된 네 개의 불량 어드레스 일치 신호(XREBL) 중 하나의 신호가 하이 레벨로 되는 경우, 상기 용장 메모리 셀 선택 회로(XRDN)는 프리자지 회로(도시되지 않음)에 의해 하이 레벨로 설정된 용장 치환 선택 신호(XRDNS)를 로우 레벨로 다운시킨다. 용장 치환 선택 신호(XRDNS)는 용장 메모리 셀이 선택되는 것을 나타내는 신호이다.

신호(XRLEN0, XRLEN1)는 일반적으로 용장 회로(도시되지 않음)에 의해 하이 레벨로 설정되고, XRDN에 접속된 네 개의 불량 어드레스 일치 신호(XREBL)들 중 하나의 신호가 하이 레벨로 되는 경우에 퓨즈(FL00 내지 FL13)에 따라서 로우 레벨로 다운된다. 신호(XRLEN0, XRLEN1)는 치환되는 서브워드 라인의 수를 나타낸다. 이 경우, 신호(XRLEN0 및 XRLEN1)가 모두 로우 레벨인 경우에 하나의 서브워드 라인이 치환되고, 상기 신호들이 각각 하이 레벨 및 로우 레벨인 경우, 두 개의 서브워드 라인이 치환되고, 각각 로우 레벨 및 하이 레벨인 경우에는 네 개의 서브워드 라인이 치환된다.

또한, 프리차지 회로(도시되지 않음)에 의해 하이 레벨로 설정된 용장 로우 디코더 선택 신호(RXDS0, RXDS1)는 퓨즈(FX00 내지 FX13)에 따라서 선택적으로 다운된다. 용장 로우 디코더 선택 신호(RXDS0 및 RXDS1)는 활성화될 용장 메인 워드 라인과 상기 메인 워드 라인을 포함하는 서브어레이를 선택하기 위한 신호이다.

또한, 용장 서브워드 라인 선택 신호(RRAIS1 및 RRAIS2)는 서브워드 선택 신호(RAI)를 선택하며 프리차지 회로(도시되지 않음)에 의해 하이 레벨로 설정되는 신호로서, 퓨즈(FR0, FR1)에 따라서 선택적으로 다운된다.

상기 모든 신호들은 용장 디코더(XRED)들 중의 하나의 디코더에서의 비교가 일치하지 않는 경우에 하이 레벨로 유지된다.

용장 디코더(XRED) 및 용장 메모리 셀 선택 회로(XRDN)는 이들 각각이 속해있는 뱅크에 대하여 고정되어 있는 것이 아니라 선택된 뱅크에 관계없이 동작한다. 따라서, 용장 프리차지 신호(PXR), 래치 신호(XLAT), XPRE, 용장 로우 디코더 선택 신호(RXDS), 용장 치환 선택 신호(XRDNS) 및 용장 서브워드 라인 선택 신호(RRAIS) 각각은 또한 상기 뱅크들 사이에서 공유되며, 이들 신호는 활성화되는 뱅크에 관계없이 동작한다.

도 13은 서브어레이 선택 회로(SXC)의 일례를 도시한 회로도이다. 로우 어드레스 신호(XADD)가 용장 디코더(XRED)에 기억된 불량 치환 어드레스들 중 어느것과도 일치하지 않고, 용장 로우 디코더 선택 신호(RXDS0 및 RXDS1)가 하이 레벨인 경우, 서브어레이 선택 회로(SXC)는 도 10b에 도시되어 있는 바와 같이, 로우 프리디코드 어드레스 신호(PXADD)(X9, X10)를 디코드하고, 로우 디코더 어드레스 래치 신호(X임)에 응답하여 상기 디코딩에 의해 발생된 신호를 래치하고, 로우 프리디코드 어드레스 신호(PXADD)에 의해 지정된 서브어레이에 포함된 감지 증폭기 어레이(도시되지 않음)를 활성화하고, 상기 래치된 신호에 의거하여 서브어레이 선택 신호(BSEL)를 활성화한다.

로우 어드레스 신호(XADD)가 용장 디코더(XRED)에 기억된 치환 어드레스들 중의 어느 한 어드레스와 일치하는 경우, 도 10a에 도시된 바와 같이, RXDS1은 로우 레벨로 되고, 각각의 서브어레이 선택 회로(SXC)는 용장 치환 선택 신호(XRDNS)를 디코드하고, 로우 디코더 어드레스 래치 신호(XDLA)에 응답하여 상기 디코딩에 의해 발생된 상기 신호를 래치하고, 상기 래치된 신호에 의거하여 용장 치환 선택 신호(XRDNS)에 의해 지정된 감지 증폭기 어레이를 활성화한다. 이 때, 로우 프리디코드 어드레스 신호(PXADD)로 표시된 서브어레이와 용장 치환 선택 신호(XRDNS)로 표시된 서브어레이가 일치하지 않는 경우, 용장 메인 워드 라인과 로우 프리디코드 어드레스 신호(PXADD)로 표시된 서브어레이의 센스 증폭기 어레이는 활성화가 억제된다.

어떠한 경우든지, 활성화되는 센스 증폭기 어레이는 활성화된 워드 라인을 포함하는 서브 어레이에 포함된다.

도 14는 로우 디코더(XDEC)의 일례를 도시한 회로도이다. 로우 디코더(XDEC)는 로우 디코더 어드레스 래치 신호(XDLA)에 응답하여 로우 프리디코드 어드레스 신호(PXADD)(X3 내지 X8)를 래치하고 상기 메인 워드 라인을 래치한다. 그러나, 로우 어드레스 신호(XADD)가 용장 디코더(XRED)에 기억된 임의의 치환 어드레스와 일치하고 용장 로우 디코더 선택 신호(RXDS)가 로우 레벨로 되면, 도 10a에 도시된 활성화는 수행되지 않을 것이다. ACT 신호가 로우 레벨이 되면, 모든 메인 워드 라인(MWL)은 도 10a에 된 것과 같이 로우 디코더 프리차지 신호(XDPR)에 의해 비선택된다.

도 15는 용장 로우 디코더(RXDC)의 일례를 도시한 회로도이다. 로우 어드레스 신호(XADD)가 용장 디코더(XRED)에 기억된 치환 어드레스들중 임의의 어드레스와 일치하고 용장 로우 디코더 선택 신호(RXDS)가 로우 레벨이 되면, 용장 디코더(RXDC)는 도 10a에 도시된 용장 치환 선택 신호(XRDNS)에 응답하여 용장 메인 워드 라인(RMWL)을 활성화한다. ACT 신호가 로우 레벨이 되면, 모든 용장 메인 워드 라인(RMWL)은 도 10b에 도시된 로우 디코더 프리차지 신호(XDPR)에 의해 비선택된다.

도 16은 로우 디코더(XDEC) 회로의 일례를 도시한 회로도이다. 로우 디코더(XDEC)회로에서, 서브워드 라인 선택 회로(RAI)는 로우 어드레스 프리디코드 신호(PXADD), PRAIS 및 용장 로우 디코더 선택 신호에 응답하여 서브워드 라인 서택 신호(RAI)를 선택한다. 로우 어드레스 신호(XADD)가 용장 디코더(XRED) 회로의 어떠한 불량 치환 어드레스와 일치하지 않고 용장 로우 디코더 선택 신호(RXDS)가 하이 레벨이 되면, 로우 디코더(XDEC) 회로는 로우 어드레스 신호(XADD)(X0내지 X2)에 따라서 서브워드 라인 선택 신호들(RAI0 내지 RAI7) 중 단지 하나만 활성화한다. 반면에, 로우 어드레스 신호(XADD)가 용장 디코드(XRED)의 임의의 불량 치환 어드레스와 일치하고 적어도 하나의 용장 로우 디코더 선택 신호(RXDS0, RXDS1)가 로우 레벨이 되면, 로우 디코더(XDEC) 회로는 용장 서브워드 선택 신호(RRAIS)를 활성화한다.

XRLEN0 및 XRLEM1 두 신호 모두 로우 레벨(1개 치환의 경우)인 경우, RAI0 내지 RAI7 중 하나의 신호를 선택하기 위하여, 로우 어드레스 신호(XADD)의 X0 대신 RRAIS0 신호, 로우 어드레스 신호(XADD)의 X1 대신 RRAIS1 신호, 로우 어드레스 신호(XADD)의 X2 대신 RRAIS2 신호가 사용된다.

신호(XRLEN0)가 하이 레벨이고 신호(XRLEN1)가 로우 레벨(두 개 치환의 경우)인 경우, RAI0 내지 RAI7 중 하나의 신호를 선택하기 위하여, 로우 어드레스 신호(XADD)의 X1 대신 RRAIS1 신호, 로우 어드레스 신호(XADD)의 X2 대신 RRAIS2 신호, 그리고 로우 어드레스 신호(XADD)의 X0 신호가 사용된다.

신호(XRLEN0)가 로우 레벨이고 신호(XRLEN1)가 하이 레벨(네 개 치환의 경우)인 경우, RAI0 내지 RAI7 중 하나의 신호를 선택하기 위하여, 로우 어드레스 신호(XADD)의 X2 대신 RRAIS2 신호, 그리고 로우 어드레스 신호(XADD)의 X0, X1이 사용되며, 이들 선택된 신호는 XDLA 신호에 응답하여 래치된다. ACT 신호가 로우 레벨이 되면, 모든 RAI 신호들이 XDPR 신호에 의해 비선택된다.

메인 워드 라인(MWL) 및 서브워드 라인 선택 신호(RAI)는 서브워드 드라이버 회로(도시되지 않음)로 공급되어 이들 신호의 AND 논리를 통하여 서브워드 라인(SWL)을 선택한다. 서브워드 라인(SEL)은 메모리 셀에 직접 접속되어 이들을 활성화한다.

ACT 신호가 로우 레벨로 되면, 모든 메인 워드 라인(MWL) 또는 용장 메인 워드 라인(RMWL) 및 서브워드 라인 선택 신호(RAI)는 로우 디코더 프리차지 신호(XDPR)에 의해 비선택되어, 서브 로우 라인(SWL)도 비활성화한다.

상기 종래의 반도체 메모리 장치에서, 각각의 용장 디코더(XRED)가 어느 뱅크의 치환 어드레스를 기억하는지는 복수의 퓨즈로부터 선택된 퓨즈의 절단을 통하여 결정된다.

또한 도 1에 도시된 종래 기술과 마찬가지로 뱅크당 네 개의 용장 메인 워드 라인과 32개의 관련 서브워드 라인이 있다. 두 개의 뱅크에 대해서는 32개의 용장 디코더(XRED)가 있다(칩내에서는 도 1의 종래 예와 동수이다).

따라서, 모든 용장 디코더(XRED)가 뱅크 A에 사용되고 각 치환은 하나의 어드레스(단일 비트 불량, 서브워드 라인 분리 등과 같은 불량에 대응)로 제한되며, 32개까지의 불량이 뱅크 내에서 구제될 수 있다. 따라서, 불량이 뱅크들 사이에 균일하게 분포되어 있다면, 불량 구제의 효율이 증가될 것이다.

반면에, 단지 X0, X1에서만 상이한 어드레스를 가지는 네개의 서브워드 라인은 단지 하나의 용장 디코더(XRED)에 의해 용장 메모리 셀과 치환될 수 있다. 따라서, 메인 워드 라인(X0 내지 X2 이외에는 동일 어드레스를 가지는 8개의 서브워드 라인에 대응)이 불량한 경우에는, 예를 들면, 8개의 서브워드 라인의 치환에 두 개의 용장 디코더(XRED)가 사용된다. 이 경우, 뱅크당 네 개의 메인 워드 라인(32 서브워드 라인)을 구제하는데 8개의 용장 디코더(XRED)가 사용될 수 있다. 하나의 뱅크에는 단지 네개의 메인 워드 라인만 있기 때문에, 뱅크 A에 대하여 더 이상은 구제될 수 없다. 그러나, 이 경우, 뱅크 B에 대해서는, 나머지 24개의 용장 디코더(XRED)가 24개까지의 불량 포인트를 구제하는데 사용될 수 있다. 따라서, 한 점에서의 불량이 복수의 순차적인 불량 어드레스들을 포함하는 경우에도 불량 구제의 효율이 증가한다.

전술한 바와 같이, 도 1에 도시된 반도체 메모리 장치와는 달리, 도 9의 종래의 반도체 메모리 장치에서, 용장 디코더(XRED)가 뱅크 A 또는 B에 대하여 불량 셀의 치환에 사용될 수 있으므로, 각 뱅크에 존재하는 용장 메모리 셀은 효과적으로 사용될 수 있다. 불량이 몇몇 뱅크에 국부적으로 존재하는 경우에도, 도 1에 도시된 종래예와 비교할 때, 용장 디코더(XRED) 및 용장 메모리 셀의 수가 동일하지만 구제 가능성은 더 높기 때문에, 실질적으로 칩 영역을 증가시키지 않고도 양품률이 향상될 수 있다.

동기 DRAM에 있어서는, 기록/판독시에는 그 기록/판독을 위한 메모리가 속해있는 뱅크만 활성화되고, 리프레시시에는 복수의 뱅크가 동시에 활성화된다. 기록/판독시에는, 관련 워드 라인이 활성화되고 그 다음에 감지 증폭기가 동작하지만, 리프레시시에는 감지 증폭기만 동작한다.

전술한 종래의 반도체 메모리 장치에서, 용장 디코더(XRED)가 뱅크 A,B 사이에 공유되어 치환 효율을 향상시키지만, 두 개의 뱅크 A, B가 동시에 활성화하는 리프레시시에는 문제가 발생한다. 예를 들면, 뱅크 A의 불량 메모리 셀의 치환이 행해지는 경우, 두 개의 뱅크 A, B가 동시에 활성화되면, 용장 치환 선택 신호(XRDNS)가 뱅크 B에도 공급되어 치환이 필요없는 뱅크 B에서도 치환이 행해지게 된다.

이런 방식으로, 도 9의 종래의 반도체 메모리 장치에서는, 각각의 불량이 상이한 뱅크에 존재할 때 리프레시를 위하여 두 개의 뱅크가 동시에 활성화될 수 없다. 또한, 두 개의 뱅크가 동시에 리프레시를 위하여 활성화되면, 용장 디코더가 각 뱅크에 제공되어야 한다.

즉, 도 9에 도시된 전술한 종래의 반도체 메모리 장치는 용장 디코더가 각각의 뱅크에 필요하고 치환 효율이 감소되며, 따라서 용장 디코더가 복수의 뱅크에 공통으로 제공되고 각 불량이 상이한 뱅크에 존재하는 경우 복수의 상이한 뱅크가 리프레시를 위하여 동시에 활성화될 수 없기 때문에 양품률을 저하시키는 단점을 가지고 있다.

본 발명의 목적은 각 불량들이 상이한 뱅크에 있는 경우에도 리프레시할 수 있는 반도체 메모리 장치를 제공하여 치환 효율을 증가시키고 양품률을 향상하는 것이다.

본 발명은 복수의 메모리 셀을 포함하는 메모리 셀 블록, 상기 메모리 셀 블록 내의 불량 메모리 셀을 치환하는 복수의 용장 메모리 셀, 서로 독립적으로 판독/기록할 수 있는 복수의 뱅크, 복수의 용장 디코더, 치환 메모리 셀 기억 수단을 가지는 반도체 메모리 장치에 적용된다.

용장 디코더는 복수의 뱅크들 사이에서 공유되고, 상기 불량 메모리 셀의 어드레스를 기억하며, 공급된 어드레스 신호로 표시되어진 어드레스를 상기 용장 디코더에 기억되어 있는 상기 불량 메모리 셀의 어드레스와 비교한다. 상기 치환 메모리 셀 기억 수단은 상기 불량 메모리 셀의 치환을 위해 용장 메모리 셀의 어드레스를 기억하고, 상기 어드레스 신호로 표시되어진 어드레스와 상기 불량 메모리 셀의 어드레스가 일치하는 경우에 상기 불량 메모리 셀을 각각의 용장 디코더에 기억된 어드레스로 치환하기 위해 상기 용장 메모리 셀을 활성화한다.

전술한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 장치에서, 상기 용장 디코더는 전술한 동작 외에, 리프레시 동작에서 상기 어드레스 신호에 포함된 뱅크 선택 신호를 참조하지 않고 어드레스 신호로 표시된 어드레스를 불량 메모리 셀의 기억된 어드레스와 비교한다. 상기 치환 메모리 셀 기억 수단은, 전술한 동작 외에, 각각의 뱅크에 대하여 용장 메모리 셀로 치환이 수행되는 뱅크를 나타내는 용장 치환 선택 신호를 출력한다.

리프레시 동작에서, 각각의 용장 디코더는 상기 어드레스 신호에 포함된 뱅크 선택 신호를 참조하지 않고 상기 어드레스 신호로 표시된 어드레스를 상기 불량 메모리 셀의 어드레스와 비교한다. 상기 치환 메모리 셀 기억 수단은 용장 메모리 셀로 치환이 행해지는 뱅크를 나타내는 용장 치환 선택 신호를 출력한다.

따라서, 복수의 뱅크들이 동시에 활성화되는 리프레시에서도 각각의 뱅크에 대하여 치환이 행해지는지에 대한 판정이 이루어지며, 따라서 복수의 뱅크에 속하며 동시에 활성화된 메모리 셀의 치환이 공통의 용장 디코더에 의해 행해질 수 있다. 그 결과 치환 효율이 증가되므로 양품률이 향상될 수 있다.

이하, 본 발명의 상기 및 다른 목적, 특징 및 이점은 본 발명의 실시예들을 나타내는 첨부한 도면을 참조하여 상세히 설명한다.

도 1은 종래의 반도체 메모리 장치의 구성을 도시한 블록도.

도 2a는 종래 기술에서 불량 어드레스가 선택되는 경우의 동작을 도시한 타이밍 차트.

도 2b는 불량 어드레스가 선택되지 않은 경우의 동작을 도시한 타이밍 차트.

도 3은 도 1의 용장(冗長)(redundant) 디코더(XRED)의 일례를 도시한 회로도.

도 4는 도 1의 용장 메모리 셀 선택 회로(XRDN)의 일례를 도시한 회로도.

도 5는 도 1의 SXC의 일례를 도시한 회로도.

도 6은 도 1의 로우 디코더(XDEC)의 일례를 도시한 회로도.

도 7은 도 1의 용장 로우 디코더(RXDC)의 일례를 도시한 회로도.

도 8은 도 1의 서버워드 라인 선택 회로(RAIS)의 일례를 도시한 회로도.

도 9는 다른 종래의 반도체 메모리 장치의 구성을 도시한 블록도.

도 10a는 불량 어드레스가 도 9의 반도체 메모리 장치에서 선택되는 경우의 동작을 도시한 타이밍 차트.

도 10b는 불량 어드레스가 도 9의 반도체 메모리 장치에서 선택되지 않는 경우의 동작을 도시한 타이밍 차트.

도 11은 도 9의 용장 디코더의 일례를 도시한 회로도.

도 12는 도 9의 용장 메모리 셀 선택 회로(XRDN)의 일례를 도시한 회로도.

도 13은 도 9의 서브어레이 선택 회로(SXC)의 일례를 도시한 회로도.

도 14는 도 9의 로우 디코더(XDEC)의 일례를 도시한 회로도.

도 15는 도 9의 용장 로우 디코더(RXDC)의 일례를 도시한 회로도.

도 16은 도 9의 서브워드 라인 선택 회로(RAIS)의 일례를 도시한 회로도.

도 17은 본 발명의 일실시예에 따른 반도체 메모리 장치의 구성을 도시한 블록도.

도 18은 도 17의 용장 메모리 셀 선택 회로(XRDN)의 회로도.

도 19는 두 뱅크 A, B에서 치환이 행해지는 경우의 리프레시 동작을 도시한 타이밍 차트.

도 20은 뱅크 A, B 중 어느 하나에서 치환이 행해지지 않는 경우의 리프레시 동작을 도시한 타이밍 차트.

도 21은 뱅크 A에서만 치환이 행해지는 경우의 리프레시 동작을 도시한 타이밍 차트.

도 22는 뱅크 A에서만 치환이 행해지는 경우의 판독/기록 동작을 도시한 타이밍 차트.

* 도면의 주요 부분에 대한 부호의 설명

XADD 어드레스 신호

PXADD 로우 프리디코드 어드레스 신호

PXR 용장(冗長) 프리차지 신호

XLAT 로우 프리디코드 어드레스 및 용장 회로 래치 신호

XPRE 로우 프리디코드 어드레스 및 용장 회로 프리차지 신호

XDLA 로우 디코드 어드레스 래치 신호

XDPR 로우 디코드 프리차지 신호

XREBL 불량 어드레스 일치 신호

XRDNS 용장 치환 선택 신호

RXDS 용장 로우 디코드 선택 신호

XRED 용장 디코드

XRDN 용장 메모리 셀 선택회로

RRAIS1,2 용장 서브워드 라인 선택 신호

BSEL 서브어레이 선택 신호

MWL 메인 워드 라인

RMWL 용장 메인 워드 라인

RAI 서브워드 라인 선택 신호

XPR 로우 어드레스 디코드 회로

RXDC 용장 행 디코더

RAIS 서브워드 라인 선택 회로

SXC 서브어레이 선택 회로

ARRAY0 뱅크 A

ARRAY1 뱅크 B

XABF 로우 어드레스 신호 버퍼

CBS 뱅크 선택 신호

도 9의 종래의 반도체 메모리 장치에서 용장 메로리 셀 선택 회로(XRDN)는 상기 용장 메모리 셀이 상기 용장 메모리 셀에 의해 치환이 수행될 때 선택되었음을 나타내는 용장 치환 선택 신호(XRDNS)만 출력한다. 그러나, 도 17에 도시된 본 발명의 일실시예에 따른 반도체 메모리 장치에서의 용장 메모리 셀 선택 회로(XRDN)는 뱅크 A의 상기 용장 메모리 셀이 선택되었음을 나타내는 용장 치환 선택 신호(XRDNS(A))와 뱅크 B의 용장 메모리 셀이 선택되었음을 나타내는 용장 치환 선택 신호(XRDNS(B))를 출력하도록 설계되어 있다. 용장 치환 선택 신호(XRDNS(A))는 용장 로우 디코더(RXDC), 서브어레이 선택 회로(SXC), 서브워드 라인 선택 회로(RAIS)로 공급되며, 이들은 모두 뱅크 A에 공급되지만, 용장 치환 선택 신호(XRDNS(B))는 용장 로우 디코더(RXDC), 서브어레이 선택 회로(SXC), 서브워드 라인 선택 회로(RAIS)로 공급되며, 이들은 모두 뱅크 B로 공급된다.

도 18을 참조하여 설명하면, 용장 메모리 셀 선택 회로(XRDN)에서, 불량 어드레스 일치 신호(XREBL0 내지 3)가 하이 레벨로 되는 경우, 퓨즈(FS00 내지 FS03) 내의 대응 퓨즈가 절단되지 않으면, 용장 치환 선택 신호 XRDNS(A)는 로우 레벨로 된다. 또한, 불량 어드레스 일치 신호(XREBL0 내지 3)가 동시에 하이 레벨이 되는 경우, 퓨즈(FS10 내지 FS13) 내의 대응 퓨즈가 절단되지 않으면, 용장 치환 선택 신호 XRDNS(B)는 로우 레벨로 된다.

본 실시예의 반도체 메모리 장치의 로우 어드레스 신호 버퍼(XABF)는 로우 어드레스 신호(XADD)의 상위 비트의 뱅크 선택 신호(CBS)가 공급되지 않는 경우에는 상기 장치가 리프레시 중이라고 판정하고, 상보 신호(CBST, CBSN)를 모두 로우 레벨로 설정하여 이들 신호들을 출력하도록 설계되어 있다.

따라서, 리프레시시에는, 상기 로우 어드레스가 상기 용장 디코더(XRED)에 기억된 어드레스와 일치하기만 하면 용장 디코더(XRED)가 뱅크 A 또는 B의 어디에 할당되어 있는지에 관계없이 불량 어드레스 일치 신호(XREBL)가 출력된다. 용장 메모리 셀 선택 회로(XRDN)에서, 용장 치환 선택 신호(XRDNS)가 용장 메모리 셀 선택 회로(XRDN)로 공급된 불량 어드레스 일치 신호(XREBL)를 가지는 용장 디코더(XRECD)가 할당되는 뱅크와 동일한 뱅크로 공급되도록 퓨즈가 설정된다.

예를 들면, 뱅크 A에 대하여 용장 디코더(XRED)로부터 출력된 불량 어드레스 일치 신호(XREBL)가 용장 메모리 셀 선택 회로(XRDN)로 공급되는 경우, 단지 용장 치환 선택 신호(XRDNS(A))만 출력되고 용장 치환 선택 신호(XRDNS(B))는 출력되지 않는다. 따라서, 상기 치환은 뱅크 A에서 용장 메모리 셀에 의해 행해지며 뱅크 B에서는 행해지지 않는다.

이런 방식으로, 본 발명의 반도체 메모리 장치에서, 로우 어드레스 신호(XADD)의 뱅크 선택 신호(CSA)가 존재하지 않는 리프레시시에도 단지 치환될 뱅크만이 실제로 치환될 수 있다.

도 19 내지 22는 본 실시예의 동작을 도시한 타이밍 차트이다. 상기 타이밍 차트에서 용장 치환 선택 신호(XRDNA(A), XRDNS(B)) 이외의 신호의 동작은 도 10a, 10b의 동작과 유사하므로 그 설명은 생략한다.

도 19는 뱅크 A, B 모두에서 치환이 행해지는 리프레시의 동작을 도시한 타이밍 차트이다.

이 경우, 두 용장 치환 선택 신호 XRDNS(A), XRDNS(B)는 일단 프리차지되어 하이 레벨로 된 후, 불량 어드레스 일치 신호(XREBL)를 통하여 활성화되는 로우 레벨로 된다. 따라서, 용장 메인 워드 라인(RMWL)이 두 뱅크(A, B)의 메인 워드 라인(MWL) 대신에 활성화된다.

도 20은 뱅크 A 또는 B에서 치환이 행해지지 않는 경우의 리프레시 동작을 도시한 타이밍 차트이다.

이 경우, 용장 치환 선택 신호 XRDNS(A), XRDNS(B)는 모두 일단 프리차지되어 하이 레벨로 된 후에 비활성인 하이 레벨로 유지된다. 따라서 메인 워드 라인(MWL)은 활성화되고 용장 메인 워드 라인(RMWL)은 뱅크 A 또는 B 어디에서도 활성화되지 않는다.

도 21은 뱅크 A에서만 치환이 행해지는 리프레시 동작을 도시한 타이밍 차트이다.

이 경우, 용장 치환 선택 신호(XRDNS(A))는 일단 프리차지되어 하이 레벨로 된 후, 불량 어드레스 일치 신호(XREBL)에 의해 활성화되는 로우 레벨로 된다. 그러나, 용장 치환 선택 신호(XRDNS(B))는 일단 프리차지되어 하이 레벨로 된 후, 비활성인 하이 레벨로 유지된다. 따라서, 용장 메인 워드(RMWL)는 뱅크 A에서 활성화되지만, 메인 워드 라인(MEL)은 뱅크 B에서 활성화된다.

도 22는 뱅크 A에서만 치환이 행해지는 판독/기록의 동작을 도시한 타이밍 차트이다.

이 경우, 용장 치환 선택 신호(XRDNS(A))는 프리차지되어, 하이 레벨로 된 후, 불량 어드레스 일치 신호(XREBL)에 의해 활성화되는 로우 레벨로 된다. 그러나, 용장 치환 선택 신호(XRDNS(B))는 프리차지되어 하이 레벨로 된 후, 비활성인 하이 레벨로 유지된다. 따라서, 용장 메인 워드 라인(RMWL)은 뱅크 A에서 활성화된다. 그러나, 이경우에는 뱅크 B 그 자체가 활성화되지 않기 때문에, 뱅크 B에 대한 모든 신호들이 비활성 상태이다.

본 발명에 따른 반도체 메모리 장치에서는, 두 뱅크가 모두 동시에 활성화되는 경우에도 용장 치환 선택 신호(XRDNS(A), XRDNS(B))는 각각의 뱅크에 대하여 제공되어 상기 뱅크의 선택이 가능하며, 따라서 치환을 필요로 하지 않는 상기 메모리 셀이 치환되는 문제를 회피할 수 있다. 따라서, 기록/판독 및 리프레시시에도, 상이한 뱅크에 속하며 동시에 활성화되는 메모리 셀이 상기 용장 디코더에 의해 상기 뱅크들 사이에서 공통으로 치환될 수 있다. 따라서, 용장 메모리 셀에서 치환 효율이 증가하고 반도체 메모리 장치에 대한 양품률이 향상될 수 있다.

본 실시예에서, 로우 어드레스에 따라서 불량 메모리 셀을 용장 메모리 셀로 치환하는 일례를 제시하였지만, 상기 반도체 메모리 장치는 컬럼 어드레스에 따라서 불량 메모리 셀을 용장 메모리 셀로 치환하는 경우에 대해서도 마찬가지로 본 발명의 정신에 부합하도록 수정될 수 있다.

또한, 본 발명에서 용장 디코더(XRED)가 치환될 불량 메모리 셀의 어드레스를 기억하지만, 퓨즈의 절단의 유무에 따라서, 본 발명은 이것에 한정되지 않는다. 본 발명은 상기 메모리 수단이 전원이 오프될 때도 어드레스를 거억할 수 있는 비휘발성 메모리 수단이라면 어떠한 메모리 수단에도 적용될 수 있다.

지금까지 특정한 용어를 사용하여 본 발명의 양호한 실시예를 설명하였지만, 상기 설명은 단지 실례일뿐이며, 첨부한 청구범위의 정신과 범주를 벗어나지 않고 다양한 변화 및 수정이 이루어질 수 있음을 주지하라.

Claims

반도체 메모리 장치에 있어서,

복수의 메모리 셀을 가지는 메모리 셀 블록과 상기 메모리 셀 블록 내의 불량 메모리 셀과 치환되는 복수의 용장(冗長) 메모리 셀을 포함하며, 서로 독립적으로 판독/기록을 할 수 있는 복수의 뱅크와,

상기 복수의 뱅크들 사이에 공유되어 있으며, 상기 불량 메모리 셀의 어드레스와 상기 불량 메모리 셀이 속해있는 뱅크를 기억하고, 데이터 판독/기록시에는 공급된 어드레스 신호로 나타낸 어드레스와 뱅크 선택 신호를 상기 불량 메모리 셀의 어드레스와 상기 불량 메모리 셀이 속해 있는 뱅크와 각각 비교하고, 리프레시 동작시에는 상기 어드레스 신호로 나타낸 어드레스만 상기 불량 메모리 셀의 어드레스와 비교하는 복수의 용장 디코더와,

상기 불량 메모리 셀과 치환되는 용장 메모리 셀의 어드레스를 기억하고, 상기 불량 메모리 셀과 치환될 상기 용장 메모리 셀을 활성화하고, 상기 어드레스 신호로 나타낸 상기 어드레스가 각각의 상기 용장 디코더에 기억된 용장 메모리 셀의 어드레스와 일치하는 경우에 상기 용장 메모리 셀과의 치환이 행해지는 뱅크를 나타내는 용장 치환 선택 신호를 각각의 상기 뱅크에 출력하는 치환 메모리 셀 기억 수단을 포함하는 반도체 메모리 장치.
제 1항에 있어서, 상기 치환 메모리 셀 기억 수단으로부터의 지시에 의거하여 용장 워드 라인을 활성화 및 비활성화하는 용장 로우 활성화 수단을 더 포함하는 반도체 메모리 장치.
제 1항에 있어서, 각각의 상기 용장 디코더는 복수의 퓨즈의 절단의 유무에 따라서, 상기 메모리 셀의 어레이 내의 불량 메모리 셀의 어드레스를 기억하는 수단을 포함하고,

상기 치환 메모리 셀 기억 수단은 복수의 퓨즈의 절단의 유무에 따라서, 상기 불량 메모리 셀과 치환될 용장 메모리 셀의 어드레스를 기억하는 수단을 포함하는 반도체 메모리 장치.
제 1항에 있어서, 각각의 메모리 셀과 각각의 용장 메모리 셀은 하나의 메인 워드 라인에 대하여 복수개 결합되어 있는 서브워드 라인에 접속되는 반도체 메모리 장치.
제 1항에 있어서, 각각의 용장 디코더는 상기 메모리 셀에 대한 상기 데이터 판독/기록 동작과 리프레시 동작시에 비교하는 어드레스의 비트수를 상이하게 함으로서, 뱅크 선택 신호를 참조하지 않고 상기 어드레스 신호로 나타낸 상기 어드레스와 상기 기억하고 있는 불량 메모리의 어드레스를 비교하는 수단을 포함하는 반도체 메모리 장치.
제 5항에 있어서, 상기 치환 메모리 셀 기억 수단으로부터의 지시에 의거하여 용장 워드 라인을 활성화 및 비활성화하는 용장 로우 활성화 수단을 더 포함하는 반도체 메모리 장치.
제 5항에 있어서, 각각의 상기 용장 디코더는 복수의 퓨즈의 절단의 유무에 따라서, 메모리 셀의 어레이 내의 불량 메모리 셀의 어드레스를 기억하는 수단을 포함하고,

상기 치환 메모리 셀 기억 수단은 복수의 퓨즈의 절단의 유무에 따라서, 상기 불량 메모리 셀과 치환될 용장 메모리 셀의 어드레스를 기억하는 수단을 포함하는 반도체 메모리 장치.
제 5항에 있어서, 각각의 메모리 셀 및 각각의 용장 메모리 셀은 하나의 메인 워드 라인에 대하여 복수개 결합되어 있는 서브워드 라인에 접속되는 반도체 메모리 장치.