KR19990071375A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR19990071375A
KR19990071375A KR1019980032407A KR19980032407A KR19990071375A KR 19990071375 A KR19990071375 A KR 19990071375A KR 1019980032407 A KR1019980032407 A KR 1019980032407A KR 19980032407 A KR19980032407 A KR 19980032407A KR 19990071375 A KR19990071375 A KR 19990071375A
Authority
KR
South Korea
Prior art keywords
film
ferroelectric
capacitor
insulating film
semiconductor device
Prior art date
Application number
KR1019980032407A
Other languages
English (en)
Other versions
KR100298264B1 (ko
Inventor
히데유끼 노시로
Original Assignee
아끼구사 나오유끼
후지쓰 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아끼구사 나오유끼, 후지쓰 가부시끼가이샤 filed Critical 아끼구사 나오유끼
Publication of KR19990071375A publication Critical patent/KR19990071375A/ko
Application granted granted Critical
Publication of KR100298264B1 publication Critical patent/KR100298264B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H01L28/56—Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 강유전체를 커패시터 절연막으로 하는 커패시터를 갖는 반도체 장치에 관한 것으로 반도체 기판(11)과, 반도체 기판(11) 상에 형성된 절연막(12)과, 절연막(12) 상에 형성된 상면에 (1 1 1)면방위가 나타난 고융점 금속으로 된 하부 전극(13) 및 하부 전극(13) 상에 형성된 납을 함유한 면방위(1 1 1)의 강유전체막(141)과 납을 함유한 면방위(1 0 0)의 강유전체막(142)의 적어도 2층으로 된 커패시터 절연막(14) 및 커패시터 절연막(14) 상에 형성된 상부 전극(15)을 갖는 커패시터를 구비하고 있다.

Description

반도체 장치 및 그 제조 방법
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 강유전체를 커패시터 절연막으로 하는 커패시터를 갖는 반도체 장치 및 그 제조 방법에 관한다.
근년에 와서 반도체 집적 회로 장치에서는 고집적도화에 따라서 커패시터의 미세화가 요망되고 있다.
그리고 종래로부터 (Sr, Ba)TiO3또는 Pb(Zr, Ti)O3등의 높은 유전율을 갖는 재료(강유전체 등)는 반도체 기억 장치의 커패시터 절연막으로서의 응용이 기대되고 있다. 그런데 DRAM 등에서 집적도를 높이기 위해서는 커패시터의 면적을 축소하는 것이 유효하다. 이 경우, 종래의 실리콘 산화막이나 실리콘 질화막보다도 높은 유전율을 갖는 강유전체막을 커패시터 절연막으로서 사용하면 커패시터의 면적을 작게 할 수 있다. 또한 일반적으로 강유전체는 도 13에 나타낸 바와 같이 페로브스카이트형의 결정 구조를 가지며, 그 배위되는 장소에 따라서 A위치, B위치로 구별되고 있다. 상기(Sr, Ba)TiO3나 Pb(Zr, Ti)O3에서는 각각 A위치에 Sr 및 Ba 또는 Pb가, B위치에 Ti 또는 Zr 및 Ti가 배위되는 것을 나타내고 있다.
도 1a, 도 1b는 종래예의 강유전체를 커패시터 절연막으로 하는 커패시터의 작성 방법에 대해 설명하는 단면도이다.
도 1a, 도 1b에 나타낸 바와 같이 반도체 기판(1) 상에 절연막(2)을 형성한 후, Ti막(301)과 그 위의 Pt막(302)의 2층의 금속막(3)을 형성한다.
이어서 (Pb, La)(Zr, Ti)O3(이하 PLZT라 칭함)의 강유전체막(4)을 형성한 후, Pt막(5)을 형성한다.
이어서 도 1b에 나타내듯이 이들을 위의 층(5, 4, 3)으로부터 차례로 패터닝해서 Pt막으로 된 상부 전극(5a)과, PLZT막으로 된 커패시터 절연막(4a)과, Ti막(301)과 Pt막(302)의 2층의 금속막(3)으로 된 하부 전극(3a)을 형성한다. 이에 따라 커패시터가 완성된다.
이와 같이 해서 작성된 커패시터는 커패시터 절연막(4a)으로서 강유전체막을 사용하고 있으므로, 커패시터의 면적을 작게 할 수가 있어서 소자의 미세화에 대해서 바람직하다.
그러나 커패시터 절연막(4a)으로서 상기한 고유전체 재료를 사용한 커패시터에서는 조성이 변하면 커패시터의 특성이 크게 변하고 만다.
즉 특정한 조성으로 리크 전류는 적지만, 히스테리시스 루프가 작아지는 문제가 있고, 반대로 조성을 바꾸어서 히스테리시스 루프를 크게 하려고 하면 리크 전류가 커지고 마는 문제가 있다.
본 발명은 강유전체 재료를 커패시터 절연막으로서 사용한 커패시터의 리크 전류를 억제하면서 히스테리시스를 크게 할 수가 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
도 1a, 도 2b는 종래예에 의한 커패시터의 작성 방법에 대해서 나타내는 단면도.
도 2a, 도 2b는 본 발명의 실시예에 의한 커패시터의 작성 방법에 대해서 나타낸 단면도.
도 3은 본 발명의 실시예에 의한 커패시터 절연막 중의 Pb+La의 함유량을 Ar 가스의 유량의 조정에 의해 제어하는 실험 결과를 나타내는 그래프.
도 4는 본 발명의 실시예에 의한 커패시터 절연막중의 Pb+La의 함유량을 플라즈마화 전력의 조정에 의해 제어하는 실험 결과를 나타내는 그래프.
도 5는 본 발명의 실시예에 의한 커패시터 절연막을 갖는 커패시터의 히스테리시스 곡선의 변화의 모양을 나타내는 그래프.
도 6은 본 발명의 실시예에 의한 커패시터 절연막을 갖는 커패시터의 리크 전류의 변화의 모양을 나타내는 그래프.
도 7은 본 발명의 실시예에 의한 커패시터 절연막 중의 Pb+La의 함유량과 결정 배향성과의 상관 관계에 대해서 나타내는 그래프.
도 8은 본 발명의 실시예에 의한 커패시터 절연막 중의 Pb 함유량의 분포를 조정한 결과를 나타내는 그래프.
도 9는 비교예에 의한 커패시터 절연막 중의 Pb 함유량의 분포를 조정한 결과를 나타내는 그래프.
도 10은 본 발명의 실시예에 의한 커패시터의 다른 구조에 대해서 나타내는 단면도.
도 11은 본 발명의 실시예에 의한 커패시터를 반도체 기억 장치에 적용한 예에 대해서 나타내는 단면도.
도 12는 본 발명의 실시예에 의한 커패시터의 작성 방법에 사용되는 스퍼터 장치에 대해서 나타내는 단면도.
도 13은 커패시터 절연막으로서 사용되는 강유전체의 페로브스카이트(perofskite)형의 결정 구조에 대해서 나타내는 그래프.
본 발명에서는 면방위(1 1 1)를 갖는 납(Pb)을 함유한 강유전체막과 면방위(1 0 0)를 갖는 Pb를 함유한 강유전체막을 적층한 커패시터 절연막을 사용하고 있다.
그런데 본원 발명자는 스퍼터 가스의 유량이나 스퍼터 가스를 플라즈마화 하기 위한 전력 등의 성막 조건을 조정함으로써 Pb의 함유량을 제어할 수가 있고, 또 그 Pb의 함유량의 변화를 통해서 면방위를 바꿀 수가 있음을 발견하였다. 또한 PLZT의 경우에는 A위치에 배위하는 원소는 Pb외에 La도 있지만, 그 중에서 특히 면방위의 제어에 대해서 Pb의 영향이 크다.
또한 실험에 의하면 면방위(1 1 1)를 갖는 Pb를 함유한 강유전체막은 리크 전류는 큰지만, 분극폭이 커진다. 또 면방위(1 0 0)를 갖는 Pb를 함유한 강유전체막은 분극폭은 작지만 리크 전류가 적어진다.
리크 전류 및 분극폭의 견지에서 실용상 강유전체막의 구성 원소인 Pb를 함유한 페로프스카이트형의 결정 구조의 A위치에 배위하는 원소의 다른 구성 원소에 대한 비율은 0.9∼1. 4의 범위가 바람직하다. 이 경우, 하한을 0.9로 하는 것은 0.9이하이면 강유전체막의 Pb를 함유한 A위치에 배위하는 원소의 결손이 현저해지기 때문이다.
또한 A위치란 도 13에 나타내는 페로브스카이트형의 결정 구조의 A위치를 말한다. Pb(Zr, Ti)O3또는 (Pb, La)(Zr, Ti)O3에서는 A위치에 각각 Pb나 Pb 및 La가 배위된다.
따라서 이들 강유전체막을 적층하여 작성된 커패시터에서는 면방위(1 1 1)를 갖는 강유전체막을 가지므로 분극폭이 크다.
그런데 면방위(1 1 1)를 갖는 강유전체막을 단독으로 사용할 경우에는 리크 전류가 크다. 본 발명에서는 면방위(1 0 0)를 갖는 강유전체막과 면방위(1 1 1)를 갖는 강유전체막을 적층함으로써 면방위(1 1 1)를 갖는 강유전체막의 리크 전류가 커지는 결점이 보완된다. 다라서 커패시터 전체로서는 리크 전류를 적게 할 수가 있다.
이에 따라 리크 전류를 적게 하면서 분극폭이 큰 커패시터를 작성할 수가 있다.
이와 같은 커패시터를 구비한 반도체 기억 장치에서는, 커패시터는 리크 전류가 적으므로 전하 유출을 억제할 수 있고, 더구나 분극폭이 크므로 커패시터 절연막의 유전율이 높아져서, 커패시터의 면적을 작게 해서 소자의 미세화를 꾀할 수가 있다.
(실시예)
이하에 본 발명의 실시예에 대해서 도면을 참조하면서 설명한다.
(1)조사 결과
이하에 리크 전류가 큰 원인과 히스테리시스 루프가 작은 원인을 조사하였다. 그 결과를 이하에 나타낸다.
PLZT막 등의 Pb를 함유한 강유전체의 결정 배향성(결정 방위)은 도 13에 나타내는 페로브스카이트 구조의 결정 구조의 A 위치에 배위하는 Pb+La의 함유량에 따라서 변화하고, Pb+La의 함유량은 프로세스 조건에 따라서 변화한다. 그리고 결정 배향성의 변화가 리크 전류나 히스테리시스 루프에 영향을 미치는 것도 알았다.
도 12는 커패시터의 상하부 전극이나 커패시터 절연막의 성막에 사용한 스퍼터 장치의 측면도이다. 도 12에 나타낸 바와 같이 스퍼터 장치는 챔버(201) 내에 상하부 전극(205, 204)을 구비하고 있다. 가스 도입구(203)로부터 Ar등의 스퍼터 가스가 도입되어, 배기구(202)에 의해 챔버(201) 내의 압력이 소정의 압력이 되도록 배기된다. 상부 전극(205)에는 스퍼터 가스를 플라즈마화하는 고주파 전원(206)이 접속되어 있다.
또 성막용의 재료인 타겟(207)이 스퍼터 장치의 상부 전극(205)에 고정되고, 스퍼터 장치의 하부 전극(204) 상에 피성막 기판(208)이 재치된다.
도 3은 상기 스퍼터 장치를 사용한 PLZT막의 성막시의 가스 압력에 대한 Pb+La의 함유량의 변화를 나타낸 것이다. 횡축은 선형 메모리로 표시한 가스 압력(mTorr)을 나타내고, 종축은 선형 메모리로 표시한 (Pb+La)/(Zr+Ti)비를 나타낸다.
도 3에 의하면 가스 압력의 증대와 함께 (Pb+La)/(Zr+Ti)비가 증대한다. 측정점 20, 30, 40, 60mTorr에 대해서 각각 대략 1, 1.2, 1.4, 2.2이다.
도 4는 PLZT막의 성막시의 RF 전력에 대한 Pb+La의 함유량의 변화를 나타낸 것이다. 횡축은 선형 메모리로 표시한 RF 전력(W)을 나타내고, 종축은 선형 메모리로 표시한 (Pb+La)/(Zr+Ti)비를 나타낸다. 또한 타겟으로서 직경 250mmΦ의 것을 사용하였다.
도 4에 나타낸 바와 같이 RF 전력의 증대와 함께 (Pb+La)/(Zr+Ti)비가 감소한다. 측정점 200, 300, 400, 500, 800W에 대해서 각각 대략 1.47, 1.43, 1,35, 1.22, 0.9 이다.
도 7은 PLZT막을 사용하여 Pb+La의 함유량을 여러가지로 바꾸었을 때의 그 결정 배향성을 X축 회절에 의해 조사한 결과이다. 횡축은 시료로의 X선의 입사각의 2배각 2θ(도)를 표시하고, 종축은 회절 강도(×103cps)를 표시한다. 도 7중 시료(a)는 (Pb+La)/(Zr+Ti)비가 1이하의 것, 시료(b)는 (Pb+La)/(Zr+Ti)비가 1.2의 것, 시료(c)는 (Pb+La)/(Zr+Ti)비가 1. 4의 것을 나타낸다.
또한 상기와 같은 경향은 PLZT막 이외에 Pb를 함유하는 Pb(Zr, Ti)O3막(이하 PZT막이라 칭함) 등에 대해서도 성립하는 것으로 생각된다.
이상의 본 발명자의 실험에 의해 PLZT막 등의 Pb를 함유한 강유전체에서는 Pb의 함유량이 결정 배향성(결정 방위)에 큰 영향을 미치는 것을 알았다. 즉 성막시의 프로세스 조건에 따라서 Pb의 함유량이 바뀌고, 그 Pb의 함유량을 통해서 결정 배향성이 바뀌기 때문이다.
구체적으로는 (Pb+La)/(Zr+Ti)비가 1이하에서는 도 7의 (a)의 결과에 나타낸 바와 같이 (1 1 1)면방위 및 그것과 등가의 (2 2 2)면방위 등의 배향이 강해진다. 한편 (Pb+La)/(Zr+Ti)비가 1보다 커지면 도 7의 (c)의 결과에 나타낸 바와 같이 (1 0 0)면방위 및 그것과 등가의 (2 0 0)면방위의 배향이 강해진다.
또 상기 결정 배향성의 차이에 따른 커패시터의 리크 전류와 히스테리시스 루프의 변화의 모양에 대해서 조사하였다.
그 결과에 의하면 PLZT막의 경우, (Pb+La)/(Zr+Ti)비가 1이하와 Pb+La의 함유량이 적으면, 상기와 같이 면방위가 (1 1 1)면의 배향막이 되고, 히스테리시스 루프의 분극폭(2Pr)은 25μC/cm2정도로 크다. 그러나 PLZT막 중의 Pb+La의 결손에 의해서 리크 전류가 커져 버린다. 따라서 실용 레벨로는 (Pb+La)/(Zr+Ti)비는 0.9 이하가 바람직하다.
또 (Pb+La)/(Zr+Ti)비가 1이상이고 Pb+La의 함유량이 많으면, 상기와 같이 면방위가 (1 0 0)면의 배향막이 되고, 리크 전류는 적어진다. 그러나 히스테리시스 루프의 분극폭은 10μC/cm2정도로 적다. 실용 레벨에서는 (Pb+La)/(Zr+Ti)비는 1.4 이하가 바람직하다.
또한 상기에서 분극폭의 차이는 결정 배향성에 따라 강유전체의 분극의 크기가 변하기 때문이다.
상기의 실험에 의해 PLZT막이나 PZT막 등의 강유전체막을 커패시터 절연막으로서 사용할 경우, 리크 전류 및 분극폭의 양특성의 면에서는 (A 위치에 배위하는 원소)/(Zr+Ti)비가 0.9∼1. 4의 범위가 바람직하다고 할 수 있다.
(2)실시예
도 2a, 도 2b는 각각 본 발명의 실시예에 의한 커패시터의 작성 방법에 대해서 나타내는 단면도이다. 스퍼터 장치로서 도 12에 나타내는 장치를 사용한다.
우선 도 2a에 나타낸 바와 같이 열산화에 의해 실리콘 기판(11)을 산화하고, 실리콘 기판(11)의 표면에 막 두께 약 200nm의 실리콘 산화막(12)을 형성한다.
이어서 Ar 가스압 10mTorr, DC 전력 1.0KW(1. 416W/cm2), 시간 10분의 조건에서 스퍼터함으로써 막두께 20nm의 Ti막(131)을 형성한다. 그 후에 그 위에 Ar 가스압 10mTorr, DC 전력 1.0KW(1. 416W/cm2), 시간 20분의 조건에서 스퍼터함으로써 막두께 100nm의 Pt막(132)을 형성한다. 이에 따라 2층의 금속막으로 된 하부 전극(13)이 형성된다.
상기의 Pt막(132)의 성막 조건에서 Pt막(132)의 상면에는 (1 1 1) 면방위가 나타난다. Pt막(132)의 상면의 면방위를 (1 1 1)로 하는 것은 다음의 공정에서 Pt막(132) 상에 결정면 방위가 (1 1 1)인 PLZT막을 용이하게 형성시키기 위해서이다.
이어서 Ar 가스압 10mTorr, RF 전력 0.5KW(0. 708W/cm2), T/S70mm, 시간 2분의 조건에서 스퍼터함으로써 막두께 50nm의 PLZT막(141)을 형성한다. 이 조건에서 도 3에 나타낸 바와 같이 Pb/(Zr+Ti)비는 대략 0.9가 되고, PLZT막(141)은 (1 1 1)면방위에 배향한다. T/S란 도 12에서의 타겟(207) 표면과 시료 스테이지(204) 표면 사이의 거리를 말한다.
이어서 Ar 가스압 35mTorr, RF 전력 0.5KW(0. 708W/cm2), T/S70mm, 시간 13분의 조건에서 막두께 250nm의 PLZT막(142)을 형성한다. 이 조건에서 도 3에 나타낸 바와 같이 (Pb+La)/(Zr+Ti)비는 대략 1.3가 되고, PLZT막(142)은 (1 0 0)면방위에 배향한다.
이에 따라 배향이 다른 2층의 PLZT막(141, 142)으로 된 커패시터 절연막(14)이 형성된다.
또 상기에서는 2층의 PLZT막(141, 142)으로 된 커패시터 절연막(14)을 작성하기 위해서 Ar 가스압을 변화시켰지만, RF 전력을 변화시켜도 된다. 예를 들어 하층을 Ar 가스압 35mTorr, RF 전력 0.8KW(1.132W/cm2), T/S70mm, 시간 0.5분의 조건에서 스퍼터해서 형성하고, 상층을 Ar 가스압 35mTorr, DC 전력 0.5KW(0.708W/cm2), T/S70mm, 시간 13분의 조건에서 스퍼터해서 형성한다.
다음에 산화 분위기중 온도 800℃, 시간 20초의 조건에서 PLZT막(141, 142)을 열가열 처리한다.
이어서 Ar 가스압 10mTorr, DC 전력 1.0KW(1.416W/cm2), 시간 20분의 조건에서 스퍼터함으로써 상부 전극이 되는 막두께100nm의 Pt막(15)을 형성한다.
다음에 이들을 위의 층(15, 14 ,13)으로부터 차례로 각각 패터닝한다. 이 경우 각층을 각각 이하의 조건에서 이온 밀링에 의해 성형한다.
즉 Pt막(15)을 Ar 가스압 0.2mTorr, 플라즈마화 전력 1KW의 조건에서 3분간의 이온 밀링에 의해 상부 전극(15a)을 형성한다. 이어서 PLZT막(14)을 Ar 가스압 0.2mTorr, 플라즈마화 1KW의 조건에서 5분간의 이온 밀링에 의해 커패시터 절연막(14a)을 형성한다. 또한 Pt막/Ti막의 2층의 금속막(13)을 Ar 가스압 0.2mTorr, 플라즈마화 전력1KW의 조건에서 3분간의 이온 밀링에 의해 하부 전극(13a)을 형성한다. 이와 같이 해서 커패시터를 작성한다.
다음에 상기 커패시터 절연막 중의 배향이 다른 PLZT막의 Pb+La의 함유량을 SIMS 분석법에 의해 조사한 결과에 대해서 설명한다.
도 8에 조사 결과를 나타낸다. 또 비교를 위해 도 9에 비교 시료의 조사 결과를 나타낸다. 다같이 횡축은 두께를 표시하고, 종축은 상대 강도를 표시한다. 비교 시료에서는 커패시터 절연막으로서 Ar 가스압 35mTorr, RF 전력0.5KW(0.708W/cm2), T/S 70mm, 시간 13분의 조건에서 스퍼터함으로써 형성한 막두께 250nm의 PLZT막을 사용하였다.
도 8에 나타낸 바와 같이 PLZT막 중, Pt막에 인접하는 점선의 동그라미로 둘러싼 부분에서는 다른 부분에 비해 Pb가 감소하고 있다. 이것은 Pt막에 인접하는 PLZT막의 면방위가 (1 1 1)가 되어 있으며, 그리고 그보다 상부의 PLZT막의 면방위가 (1 0 0)이 되어 있음을 나타내고 있다. 도 9의 비교예에 비해 명료하게 알 수 있다.
다음에 상기의 커패시터의 히스테리시스 곡선과 리크 전류를 조사하였다. 비교를 위해 비교 시료도 조사하였다. 비교 시료의 커패시터 절연막으로서 Ar 가스압 35mTorr, RF 전력 0.5KW(0.708W/cm2), T/S 70mm, 시간 13분의 조건에서 스퍼터함으로써 막두께 250nm의 PLZT막을 형성하였다.
상기 조사 결과를 도 5와 도 6에 나타낸다.
도 5는 PLZT막으로의 인가 전압에 대한 히스테리시스 곡선을 나타낸 것이다. 횡축은 인가 전압(V)을 표시하고, 종축은 분극(μC/cm2)을 표시한다.
도 5에 나타낸 바와 같이 본 발명의 시료는 히스테리시스가 커서, 커패시터에 5V 인가한 후의 분극폭(2Pr)은 29(μC/cm2)가 된다. 한편 비교 시료의 경우 분극폭(2Pr)은 18(μC/cm2) 정도이었다.
또 도 6은 PLZT막으로의 인가 전압에 대한 리크 전류를 나타낸 것이다. 횡축은 인가 전압(V)을 표시하고, 종축은 리크 전류(A/cm2)를 표시한다.
도 6에 나타낸 바와 같이 본 발명의 시료는 비교 시료에 비해서 리크 전류가 적다.
이상과 같이 본 발명의 실시예의 커패시터에 의하면, 배향이 다른 2층, 즉 면방위(1 1 1)를 갖는 PLZT막(141)과 면방위(1 0 0)를 갖는 PLZT막(142)을 적층한 PLZT막으로 된 커패시터 절연막을 사용하고 있다.
그런데 면방위(1 1 1)를 갖는 PLZT막(141)은 리크 전류는 크다고 생각되나 분극폭이 크다. 또한 면방위(1 0 0)를 갖는 PLZT막(142)은 분극폭은 작으나 리크 전류가 적다.
따라서 PLZT막(141, 142)을 적층해서 작성된 커패시터에서는 면방위(1 1 1)를 갖는 PLZT막(141)을 가지므로 분극폭이 크다.
또 면방위(1 1 1)를 갖는 PLZT막(141)을 단독으로 사용한 경우에는 리크 전류가 크지만, 면방위(1 0 0)를 갖는 PLZT막(142)과 면방위(1 1 1)를 갖는 PLZT막(141)을 적층함으로써 면방위(1 1 1)를 갖는 PLZT막(141)의 리크 전류가 큰 결점이 보완되어, 커패시터 전체로서는 리크 전류를 적게 할 수가 있다.
이에 따라 리크 전류를 작게 하면서 분극폭이 큰 커패시터를 작성할 수가 있다.
또한 상기 실시예에서는 커패시터 절연막(14)으로서 면방위가 (1 1 1)인 PLZT막(141)과 면방위가 (1 0 0)인 PLZT막(142)의 면방위가 다른 2층의 PLZT막을 적층한 것을 사용하고 있지만, 도 10에 나타낸 바와 같이 (1 1 1)인 PLZT막(161, 162)과 면방위가 (1 0 0)인 PLZT막(162)을 함유한 3층 또는 3층 이상의 PLZT막을 적층한 커패시터 절연막(16)을 사용하여도 된다. 또한 도 10중 다른 부호는 도 2a, 도 2b와 동일한 부호로 나타내는 것은 도 2a, 도 2b와 동일한 것을 나타낸다.
다음에 상기 커패시터를 반도체 기억 장치에 응용한 예에 대해서 도 11을 참조하면서 설명한다.
도 11에 나타낸 바와 같이 실리콘 기판(101) 상에 필드 절연막(102)이 형성되고, 필드 절연막(102) 사이의 실리콘 기판(101) 상에 절연 게이트형 전계 효과 트랜지스터(103)가 형성되어 있다. 그리고 절연 게이트형 전계 효과 트랜지스터(103)를 피복해서 층간 절연막(104)이 형성되고, 커패시터(105)는 층간 절연막(104) 상에 형성되어 있다.
커패시터(105)는 절연막(107)으로 피복되고, 절연막(107)의 비어홀(via hole)(106a)을 통해서 인출 전극(108a)이 커패시터(105)의 하부 전극과 접속하고 있다. 또 절연막(107)의 다른 비어홀(106b)을 통해서 인출 전극(108b)이 상부 전극과 접속하고 있다.
이상과 같이 본 발명의 실시예의 커패시터를 구비한 반도체 기억 장치에 의하면, 커패시터는 리크 전류가 적으므로 전하 유출을 억제할 수 있다. 더구나 분극폭이 크므로 커패시터 절연막의 유전율이 높아지고, 커패시터의 면적을 작게 해서 소자의 미세화를 꾀할 수가 있다.
이상과 같이 본 발명에서는 면방위(1 1 1)를 갖는 납을 함유한 강유전체막과 면방위(1 0 0)를 갖는 납을 함유한 강유전체막을 적층한 커패시터 절연막을 사용하고 있다.
실험에 의하면 면방위(1 1 1)를 갖는 Pb를 함유한 강유전체막은 리크 전류가 크지만 분극폭이 커지고, 또 면방위(1 0 0)를 갖는 Pb를 함유한 강유전체막은 분극폭은 작으나 리크 전류가 적어진다.
따라서 이들 강유전체막을 적층해서 작성된 커패시터에서는 면방위(1 1 1)를 갖는 강유전체막을 가지므로 분극폭이 크다. 또 면방위(1 1 1)를 갖는 강유전체막을 단독으로 사용할 경우에는 리크 전류가 크지만, 면방위(1 0 0)를 갖는 강유전체막과 면방위(1 1 1)를 갖는 강유전체막을 적층함으로써 면방위(1 1 1)를 갖는 강유전체막의 리크 전류가 큰 결점이 보완되어, 커패시터 전체로서는 리크 전류를 적게 할 수가 있다.
이에 따라 리크 전류를 적게 하면서 분극폭이 큰 커패시터를 작성할 수가 있다.
따라서 이와 같은 커패시터를 구비한 반도체 기억 장치에서는 커패시터는 리크 전류가 적으므로 전하 유출을 억제할 수 있고, 더구나 분극폭이 크므로 커패시터 절연막의 유전율이 높아져서, 커패시터의 면적을 작게 해서 소자의 미세화를 꾀할 수가 있다.

Claims (13)

  1. 반도체 기판과,
    상기 반도체 기판 상에 형성된 절연막과,
    상기 절연막 상에 형성된 상면에 (1 1 1)면방위가 나타난 고융점 금속으로 된 하부 전극 및 상기 하부 전극 상에 형성된 납을 함유한 면방위(1 1 1)의 강유전체막과 납을 함유한 면방위(1 0 0)의 강유전체막의 적어도 2층으로 된 커패시터 절연막 및 상기 커패시터 절연막 상에 형성된 상부 전극을 갖는 커패시터를 구비한 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서, 상기 강유전체막의 구성 원소인 페로브스카이트형의 결정 구조의 A위치에 배위하는 납을 함유한 1 이상의 원소의 다른 구성 원소에 대한 비율은 0.9 내지 1.4의 범위인 것을 특징으로 하는 반도체 장치.
  3. 제 2항에 있어서, 상기 납을 함유한 면방위(1 0 0)의 강유전체막은 상기 다른 구성 원소에 대한 상기 A 위치에 배위하는 납을 함유한 1 이상의 원소의 비가 1보다도 크고, 또한 상기 납을 함유한 면방위(1 1 1)의 강유전체막은 상기 다른 구성 원소에 대한 상기 A 위치에 배위하는 납을 함유한 원소의 비가 1이하인 것을 특징으로 하는 반도체 장치.
  4. 제 1항에 있어서, 상기 강유전체막의 재료는 Pb(Zr, Ti)O3, 또는 (Pb, La)(Zr, Ti)O3인 것을 특징으로 하는 반도체 장치.
  5. 제 1항에 있어서, 상기 강유전체막과 접하는 측의 하부 전극 및 상부 전극의 재료는 백금막인 것을 특징으로 하는 반도체 장치.
  6. 제 1항에 있어서, 상기 커패시터 절연막 중, 상기 납을 함유한 면방위(1 1 1)의 강유전체막이 최하층이고, 상기 납을 함유한 면방위(1 0 0)의 강유전체막이 최상층인 것을 특징으로 하는 반도체 장치.
  7. 반도체 기판 상에 절연막을 형성하는 공정과,
    상기 절연막 상에 (1 1 1)면방위를 갖는 고융점 금속으로 된 하부 전극을 형성하는 공정과,
    상기 하부 전극 상에 (1 1 1)면방위를 갖는 납을 함유한 제 1 강유전체막을 형성하고, 또한 상기 제 1 강유전체막 상에 적어도 (1 0 0)면방위를 갖는 납을 함유한 제 2 강유전체막을 형성하여, 면방위가 다른 2층 이상의 강유전체막으로 된 커패시터 절연막을 형성하는 공정과,
    상기 커패시터 절연막 상에 고융점 금속으로 된 상부 전극을 형성하는 공정과,
    상기 상부 전극과, 커패시터 절연막과, 상기 하부 전극을 패터닝해서 커패시터를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 7항에 있어서, 상기 제 1 및 제 2 강유전체막의 구성 원소인 페로브스카이트형의 결정 구조의 A 위치에 배위하는 납을 함유한 원소의 다른 구성 원소에 대한 비율은 0.9 내지 1.4의 범위인 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 7항에 있어서, 상기 납을 함유한 면방위(1 0 0)의 강유전체막은 다른 구성 원소에 대한 A위치에 배위하는 납을 함유한 원소의 비가 1보다도 크고, 또한 상기 납을 함유한 면방위(1 1 1)의 강유전체막은 상기 다른 구성 원소에 대한 상기 A 위치에 배위하는 납을 함유한 원소의 비가 1이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 7항에 있어서, 상기 면방위가 다른 복수의 강유전체막을 스퍼터에 의해 형성하는 것으로서, 상기 스퍼터 가스인 아르곤 가스의 압력을 조정함으로써 상기 강유전체막의 면방위를 제어하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 7항에 있어서, 상기 면방위가 다른 복수의 강유전체막을 스퍼터에 의해 형성하는 것으로서, 상기 스퍼터 가스를 플라즈마화하는 고주파 전력을 조정함으로써 상기 강유전체막의 면방위를 제어하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 7항에 있어서, 상기 제 1 및 제 2 강유전체막의 재료는 Pb(Zr, Ti)O3또는 (Pb, La)(Zr, Ti)O3인 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 7항에 있어서, 상기 제 1 및 제 2 강유전체막과 접하는 측의 하부 전극 및 상부 전극의 재료는 백금막인 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1019980032407A 1998-02-03 1998-08-10 반도체장치및그제조방법 KR100298264B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2166698A JP3594787B2 (ja) 1998-02-03 1998-02-03 半導体装置及びその製造方法
JP21666 1998-02-03

Publications (2)

Publication Number Publication Date
KR19990071375A true KR19990071375A (ko) 1999-09-27
KR100298264B1 KR100298264B1 (ko) 2001-10-27

Family

ID=12061373

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980032407A KR100298264B1 (ko) 1998-02-03 1998-08-10 반도체장치및그제조방법

Country Status (3)

Country Link
US (2) US6060736A (ko)
JP (1) JP3594787B2 (ko)
KR (1) KR100298264B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100711742B1 (ko) * 2001-11-01 2007-04-25 후지쯔 가부시끼가이샤 강유전체 커패시터 및 반도체 장치

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030001189A1 (en) * 2000-02-24 2003-01-02 Tetsuo Fujiwara Ferroelectric capacitor and semiconductor device
US6627930B1 (en) 2000-03-14 2003-09-30 Fujitsu Limited Ferroelectric thin film capacitors having multi-layered crystallographic textures
KR100403611B1 (ko) * 2000-06-07 2003-11-01 삼성전자주식회사 금속-절연체-금속 구조의 커패시터 및 그 제조방법
JP2003209179A (ja) 2002-01-15 2003-07-25 Fujitsu Ltd 容量素子及びその製造方法
FR2890798A1 (fr) * 2005-09-13 2007-03-16 Valeo Equip Electr Moteur Stator de machine electrique tournante polyphasee du type alternateur ou alterno-demarreur
JP5140972B2 (ja) * 2006-09-12 2013-02-13 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2008210822A (ja) * 2007-02-23 2008-09-11 Fujitsu Ltd 半導体装置とその製造方法
JP5999386B2 (ja) * 2014-10-28 2016-09-28 セイコーエプソン株式会社 圧電素子、液体噴射ヘッドおよび液体噴射装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04259380A (ja) * 1991-02-13 1992-09-14 Mitsubishi Materials Corp Ｐｚｔ強誘電体薄膜の結晶配向性制御方法
US5650362A (en) * 1993-11-04 1997-07-22 Fuji Xerox Co. Oriented conductive film and process for preparing the same
JPH08139307A (ja) * 1994-11-02 1996-05-31 Toyota Central Res & Dev Lab Inc 強誘電体薄膜形成用電極
JP3209082B2 (ja) * 1996-03-06 2001-09-17 セイコーエプソン株式会社 圧電体薄膜素子及びその製造方法、並びにこれを用いたインクジェット式記録ヘッド
JP3193302B2 (ja) * 1996-06-26 2001-07-30 ティーディーケイ株式会社 膜構造体、電子デバイス、記録媒体および強誘電体薄膜の製造方法
US5719417A (en) * 1996-11-27 1998-02-17 Advanced Technology Materials, Inc. Ferroelectric integrated circuit structure
US6080499A (en) * 1997-07-18 2000-06-27 Ramtron International Corporation Multi-layer approach for optimizing ferroelectric film performance

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100711742B1 (ko) * 2001-11-01 2007-04-25 후지쯔 가부시끼가이샤 강유전체 커패시터 및 반도체 장치

Also Published As

Publication number Publication date
US6291291B1 (en) 2001-09-18
JPH11220106A (ja) 1999-08-10
JP3594787B2 (ja) 2004-12-02
KR100298264B1 (ko) 2001-10-27
US6060736A (en) 2000-05-09

Similar Documents

Publication Publication Date Title
US5831299A (en) Thin ferroelectric film element having a multi-layered thin ferroelectric film and method for manufacturing the same
KR100856661B1 (ko) 강유전체 캐패시터 및 그 제조 방법
KR100314489B1 (ko) 강유전체 커패시터의 간단한 제조방법
US5978207A (en) Thin film capacitor
CA2197491C (en) Ferroelectric capacitor and method for manufacturing thereof
KR100386539B1 (ko) 산화된 내열 금속 동반 장벽을 갖는 복합체 이리듐 장벽구조 및 그의 제조방법
US6300212B1 (en) Method of fabricating semiconductor device having memory capacitor including ferroelectric layer made of composite metal oxide
KR100323268B1 (ko) 메모리 디바이스 및 그 제조 방법
KR19980086779A (ko) 산소를 사용하여 우선 배향성이 조절된 백금 박막을 형성하는 방법 및 장치
US6340621B1 (en) Thin film capacitor and method of manufacture
KR100298264B1 (ko) 반도체장치및그제조방법
KR100507631B1 (ko) 융기형캐패시터전극의제조방법
KR100405146B1 (ko) 구조화된 금속 산화물 함유 층의 제조 방법
KR100436380B1 (ko) 캐패시터 구조물의 전극 제조 방법과 그에 의해 제조된 전극
KR100421506B1 (ko) 반도체 장치 및 그 제조방법
JPH04287968A (ja) 集積回路装置およびその製造方法
US6175127B1 (en) Stack capacitor having a diffusion barrier
KR100406092B1 (ko) 캐패시터 및 그 제조 방법
KR100265846B1 (ko) 반도체소자의강유전체캐패시터제조방법
KR20000029860A (ko) 반도체장치및그제조방법
US20070158715A1 (en) Ferroelectric capacitor and method for fabricating the same
US20030096474A1 (en) Capacitor of semiconductor device and fabrication method thereof
KR100277939B1 (ko) 강유전체를갖는커패시터의하부전극
KR100437071B1 (ko) Ｆｒａｍ 및 ｄｒａｍ용 고온 전극 및 배리어 구조
KR100288501B1 (ko) 비스무쓰 층상 산화물 강유전체 박막의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130503

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20140502

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20150430

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20160427

Year of fee payment: 16

LAPS Lapse due to unpaid annual fee