KR19990067874A - 굴곡부를 가진 저항소자 및 그 제조방법 - Google Patents

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KR19990067874A
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다까하시도시후미
구마모또게이따
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가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
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Abstract

굴곡부 (1a, 1a′, 1a″, 2a, 3a) 를 포함하는 배선층 (1, 2, 3) 으로써 형성된 저항소자에 있어서, 배선층은, 굴곡부를 포함하는 고저항부(11, 21, 31)와 저저항부 (12, 22, 32) 로써 형성되어 있다. 저저항부와 고저항부사이에의 경계 (1b, 1c, 2b, 2c, 3b, 3c) 는 배선층의 굴곡부에서의 이등분선 (B) 과 거의 평행하다.

Description

굴곡부를 가진 저항소자 및 그 제조방법{RESISTANCE ELEMENT HAVING FLEXING PORTION AND ITS MANUFACTURING METHOD}
본 발명은 저항형 스태틱 랜덤액세스메모리(SDRAM) 장치 등에서 부하저항으로서 이용되는 저항소자에 관한 것이다.
종래기술의 저항소자는 고저항부와 저저항부로 분할되고 굴곡점(flexing point)를 가진 배선층으로 형성된다. 이경우에, 고저항부는 굴곡점을 포함한다. 고저항부와 저저항부사이에의 경계는 배선층에 수직하며, 고저항부와 저저항부사이에의 다른 경계 (100c) 도 또한 그 배선층에 수직하다. 배선층의 저항치 (R) 는 고저항부에 의해 사실상 결정된다. 이것은 다음에 상세히 설명될 것이다.
하지만, 종래기술의 저항소자에 있어서, 저항소자의 저항치는 제조공정, 특히 저항소자를 정의하기 위하여 포토레지스트패턴층의 변위에 의해 쉽게 변동한다.
또한, 종래기술의 저항소자가 저항형 SRAM 셀의 부하저항으로 적용되는 경우에, 만약 부하저항 중의 하나의 저항치가 증가하고 다른 것의 저항치가 감소하면, 저항소자의 저항치들의 불균형이 있게 되어, 데이터 유지 특성이 나빠진다. 또한, SRAM 셀에 있어서, 전류는 항상 저항소자 중의 하나를 통하여 흐른다. 이러한 전류는 부하저항의 저항소자 중의 가장 작은 것에 의해 결정된다. 또한, 상술된 전류가 더 커질수록, SRAM 장치 전체의 전력소모는 더욱 증가한다. 그래서, 이 전력소모를 감소기키기 위하여, 부하저항의 저항치들의 불균형이 있게 되더라도, 부하저항의 저항치는 더 커져야 한다. 하지만, 부하저항의 저항치가 너무 크다면, 스탠바이 특성 및-선에 대한 소프트 에러율이 악화되고, 또한 제조공정의 마진이 감소되어 제조비용을 증가시킨다.
본 발명의 목적은 굴곡부를 가진 저항소자의 저항치의 변동을 억제하는 것이다.
다른 목적은 굴곡부를 가진 안정된 부항저항으로써 형성된 저항형 SRAM 장치와, 이러한 SRAM 장치의 제조방법을 제공하는 것이다.
본발명에 따르면, 굴곡부를 가진 배선층으로써 형성된 저항소자에서, 배선층은 굴곡부를 포함하는 고저항부와, 저저항부로 이루어 진다.
고저항부와 저저항부사이에의 경계는 배선층의 굴곡부에서의 이등분선(B) 과 거의 평행하다.
도 1 은 종래기술의 저항소자를 나타내는 평면도.
도 2a, 2b, 2c 는 포토레지스트패턴층이 도시된 도 1 의 저항소자의 평면도.
도 3 은 부하저항형 SRAM 셀을 나타내는 등가회로도.
도 4 는 도 3 의 전원선과 부하저항의 배치도.
도 5a, 5b, 및 5c 는 도 4 의 전원선과 부하저항의 제 1 제조방법을 나타내는 평면도.
도 6a, 6b, 및 6c 는 도 4 의 전원선과 부하저항의 제 2 제조방법을 나타내는 평면도.
도 7 은 본 발명에 따르는 저항소자의 제 1 실시예를 나타내는 평면도.
도 8a, 8b, 8c 는 포토레지스트패턴층이 도시된 도 7 의 저항소자의 평면도.
도 9a 및 8b 는 도 7 의 저항소자의 변형예를 나타내는 평면도.
도 10 은 본 발명에 따르는 저항소자의 제 2 실시예를 나타내는 평면도.
도 11 은 본 발명에 따르는 저항소자의 제 3 실시예를 나타내는 평면도.
도 12a 내지 도 12g 는 도 7 의 저항소자가 적용된 저장 타입의 SRAM 셀의 제 1 제조방법을 설명하기 위한 단면도.
도 13 내지 도 20 은 도 12a 내지 도 12g 의 제 1 제조방법을 보충적으로 설명하기 위한 평면도.
도 21 은, 도 12d 및 도 16 의 포토레지스트패턴층의 변형예를 나타내는 평면도.
도 22a 내지 도 22d 는 도 7 의 저항소자가 적용된 저장 타입의 SRAM 셀의 제 2 제조방법을 설명하기 위한 단면도.
도 23 내지 도 24 는 도 22a 내지 도 22d 의 제 1 제조방법을 보충적으로 설명하기 위한 평면도.
도 25a 내지 25d 는 각각 도 24a 내지 도 24d 의 변형예를 나타내는 단면도.
도 26 은 본 발명에 따르는 저항소자의 제 4 실시예를 나타내는 평면도.
도 27 은 본 발명에 따르는 저항소자의 제 5 실시예를 나타내는 평면도.
*도면의 주요부분에 대한 부호의 설명*
1a, 1a′, 1a″, 2a, 3a, 4a, 4a′, 5a, 5a′, 5a″′ : 굴곡부
1, 2, 3 : 배선층 11, 21, 31 : 고저항부
12, 22, 32 : 저저항부 1b, 1c, 2b, 2c, 3b, 3c : 경계
B : 이등분선 1207 : 저저항층
1208a : 개구 1208 : 제 1 패턴층
1209 : 고저항층 1210 : 제 2 패턴층
본 발명의 바람직한 실시예를 설명하기 전에, 종래기술의 저항소자를 도 1, 2a, 2b, 2c, 3, 4, 5a, 5b, 5c, 6a, 6b, 및 6c 를 참조하며 설명한다.
도 1 은 종래기술의 저항소자를 나타내며, 그 저항소자는 고저항부 (101) 와 저저항부 (102) 로 분할되고 굴곡점을 가진 배선층 (100) 으로 형성된다. 이경우에, 고저항부 (101) 가 굴곡점 (100a) 를 포함한다. 고저항부 (101) 와 저저항부 (102) 사이에의 경계 (100b) 는 배선층 (100) 에 수직하며, 고저항부 (101) 와 저저항부 (102) 사이에의 다른 경계 (100c) 는 또한 그 배선층 (100) 에 수직하다. 배선층 (100) 의 저항치 (R) 는 고저항부 (101) 에 의해 사실상 결정된다.
배선층 (100) 은, 포토레지스트패턴층을 마스크로서 이용하여, 불순물-도핑형 다결정실리콘층을 패터닝하고, 그위에 반-절연성 다결정실리콘 (Semi-insulalting Polycrystalline Silicon; SIPOS) 을 증착함으로써, 형성된다. 또는, 배선층 (100) 은, 포토레지스트패턴층을 마스크로 이용하여 SIPOS 을 패터닝하고, 그 패터닝된 SIPOS 내로 이온주입을 함으로써 형성된다.(일본 특원평 9-219494).
즉, 도 2a 에 도시된 바와 같이, 상술된 포토레지스트패턴층은, 저항치 (R) 을 얻기 위해 PRA 로 표시된 정규위치에 위치한다. 그러나, 포토레지스트패턴층이 정규위치로부터 도 2b 의 PRB 로 표시된 위치로 벗어나면, 즉 그 위치가 정규위치로부터 하측, 우측 또는 우하측으로 이동하면, 저항치 (R) 가 감소한다. 한편, 포토레지스트 패턴층이 정규위치로부터 도 2c 의 PRC 로 표시된 위치로 벗어나면, 즉 그 위치가 정규위치로부터 상측, 좌측 또는 좌상측으로 이동하면, 저항치 (R) 가 증가한다.
도 1 의 저항소자는 도 3 에 도시된 바와 같은 부하저항형 SRAM 셀에 적용된다. 즉, SRAM 셀은 워드선 (WL1, WL1′) 과 상보형 비트선 (BL1, BL2) 사이의 각각의 교차점에 형성된다. 이 SRAM 셀은, 2 개의 교차결합된 인버터와, 플립플롭의 노드 (N1 ,N2) 와 비트선 (BL1,BL2) 사이에 연결된 트랜스퍼 N-채널 MOS 트랜지스터 (Qt1, Qt2) 으로써 형성된 플립플롭으로써 구성된다.
트랜스퍼 트랜지스터 (Qt1, Qt2) 는 워드선 (WL1, WL2) 의 전압에 의해 각각 제어된다. 이 경우에, 주목할 것은 워드선 (WL1) 의 전압은 워드선 (WL2) 의 전압과 동일하다는 것이다.
각각의 인버터는, 부하저항 (R1, (R2)), 및 고전원선 (Vcc, (Vcc′)) 과 저전원(접지)선 (Vss) 사이의 구동 N-채널 MOS 트랜지스터 (Qd1, (Qd2)) 에 의해 구성된다. 이 경우에, 주목할 것은 고전원선 (Vcc) 의 전압은 고전원선 (Vcc′) 의 전압과 동일하다는 것이다. 노드 (N1) 가 구동 트랜지스터 (Qd2) 의 게이트에 연결되어 있어, 구동 트랜지스터 (Qd2) 는 노드 (N1) 의 전압에 의해 구동된다. 마찬가지로, 노드 (N2) 은 구동 트랜지스터 (Qd1) 에 연결되어 있어, 구동 트랜지스터 (Qd1) 는 노드 (N2) 의 전압에 의해 구동된다
SRAM 셀이 더 미세해짐에 따라, 부하저항 (R1, R2) 은 더욱 고도로 안정적이어야 한다.
전원선 (Vcc 및 Vcc′) 과 부하저항 (R1, R2) 은, 도 4 에 도시된 바와 같이 배선층으로써 형성된다. 즉, 비트선 (BL1, BL2) 을 단락시켜 그들의 저항치를 감소시키기 위하여, 그리고 부하저항 (R1, R2) 의 저항치를 증가시키기 위해서, 도 4a 의 배선층은 각각의 부하저항 (R1, R2) 을 형성하기 위한 각각 굴곡점을 가진 연장부를 구비한다. 즉, 도 1 의 저항소자가 도 4 의 부하저항 (R1, R2) 에 적용된다.
전원선 (Vcc 및 Vcc′) 과 부하저항 (R1, R2) 의 제 1 제조방법이 도 5a, 5b 및 5c 를 참조하여 다음에 설명된다.
우선, 도 5a 를 참조하면, 인 또는 비소가 도핑된 다결정실리콘층 (501) (도 5a 에는 도시되지 않으나, 도 5b 에는 도시됨) 이 전체표면 상에 증착되고 나서, 개구 (502a) 를 가진 포토레지스트층 (502) 이 포토리소그래피 공정에 의해 다결정실리콘층 (501) 상에 형성된다. 다음, 포토레지스트패턴층을 마스크로 사용하여 다결정실리콘층 (501) 이 에칭된다. 다음, 포토레지스트패턴층 (502) 이 제거된다. 그러면, 도 5b 에 도시된 바와 같이, 개구 (501a) 를 가진 다결정실리콘층 (501) 이 얻어진다. 다음, SIPOS 층 (503) (도 5b 에는 도시되지 않으나 도 5c 에는 도시됨) 이 전체표면 상에 증착된다.
마지막으로, 도 5c 를 참조하면, 포토레지스트패턴층 (504) 이 SIPOS 층 (503) 상에 형성된다. 다음, SIPOS 층 (503) 및 다결정실리콘층 (501) 이 포토레지스트패턴층 (504) 을 마스크로 사용하여 에칭되어, 도 4 의 전원선 (Vcc, Vcc′) 과 부하저항 (R1, R2) 이 얻어진다. 이 경우에, 부하저항 (R1, R2) 은 SIPOS 층 (503) 에 의해서만 형성되며, 따라서 부하저항 (R1, R2) 의 저항치가 크다.
도 5a, 5b 및 5c 에 도시된 방법에 있어서, 포토레지스트패턴층 (501) 이 포토레지스트패턴층 (504) 에 대해 하측, 우측 또는 우하측으로 벗어나면, 부하저항 (R1) 의 저항치는 감소하며, 부하저항 (R2) 의 저항치는 증가한다. 반면에, 포토레지스트패턴층 (501) 이 포토레지스트패턴층 (504) 에 대해 상측, 좌측 또는 좌상측으로 벗어나면, 부하저항 (R1) 의 저항치는 증가하며, 부하저항 R2 의 저항치는 감소한다.
전원선 (Vcc, Vcc′) 과 부하저항 (R1, R2) 을 제조하기 위한 제 2 의 방법이 도 6a, 6b 및 6c 를 참조하여 다음에 설명된다.
우선, 도 6a 에서, SIPOS 층 (601) (도 6a 에는 도시되지 않으나 도 6b 에는 도시됨) 이 전체표면 상에 증착된다. 다음, 포토리소그래피공정에 의해 포토레지스트패턴층 (602) 이 그 다결정실리콘층 (601) 상에 형성된다. 다음, 포토레지스트패턴층 (602) 을 마스크로 사용하여 층 (601) 이 에칭된다. 다음, 포토레지스트패턴층 (602) 을 제거한다. 그러면, 도 6b 에 도시된 SIPOS 층 (601) 이 얻어진다.
최종적으로, 도 6c 에 도시된 바와 같이, 직사각형 포토레지스트패턴층 (603) 이 SIPOS 층 (601) 에 형성된다. 그리고, 포토레지스트패턴층 (603) 을 마스크로 사용하여, 불순물이온이 SIPOS 층 (601) 에 주입된다. 그리고 포토레지스트패턴층 (603) 은 제거되어, 도 4 에 도시된 전원선 (Vcc, Vcc′) 과 부하저항 (R1, R2) 이 얻어진다. 이 경우에, 부하저항 (R1, R2) 은 불순물 이온이 주입되지 않은 SIPOS 층 (601) 에만 의하여 형성되고, 따라서 부하저항 (R1, R2) 의 저항치는 크다.
도 6a, 6b, 및 6c 에 도시된 방법에서는, 만약 포토레지스트패턴층 (603) 이 포토레지스트패턴층 (602) 에 대해 하측, 우측, 또는 우하측으로 벗어나면, 부하저항 (R1) 의 저항치는 감소하며, 부하저항 (R2) 의 저항치는 증가한다. 한편, 만약 포토레지스트패턴층 (603) 이 포토레지스트패턴층 (602) 에 대해 상측, 좌측, 또는 좌상측으로 벗어나면, 부하저항 (R1) 의 저항치는 증가하며, 부하저항 (R2) 의 저항치는 감소한다.
도 4 의 SRAM 셀에 있어서, 만약 부하저항 (R1, R2) 중 하나의 저항치가 증가하고 나머지의 저항치가 감소하여 그 부하저항 (R1, R2) 의 저항치들의 불균형이 있게 되므로, 데이터 유지 특성이 악화된다. 즉, 기록동작에 있어서 SRAM 셀의 제 1 동작 상태를 SRAM 셀의 제 2 동작 상태로 변화시키는 것이 어려워진다. 또한, 구동 트랜지스터의 동작상태가 역전되어, 제 2 동작 상태는 제 1 동작 상태로 변화될 수도 있다.
더욱이, SRAM 셀에서는, 전류는 항상 부하저항 (R1, R2) 중 하나를 통해 흐른다. 이런한 전류는 부하저항 (R1, R2) 중의 작은 저항치를 가지는 저항에 의하여 결정된다. 또한, 상술된 전류가 크면 클수록, 전제 SRAM 장치의 전력소모는 더욱 커진다. 그러므로, 전력소모를 감소하기 위하여서는, 부하저항 (R1, R2) 의 저항치들의 불균형이 있게 되더라도, 부하저항 (R1, R2) 의 저항치는 더욱 커져야만 한다. 그렇지만, 부하저항 (R1, R2) 의 저항치가 너무 크면, α선에 대한 스탠바이 특성과 소프트 에러율은 악화되며, 또한 제조공정의 마진도 감소되어 제조원가가 증가된다.
그러므로, 비트선 (BL1,BL2) 의 길이를 감소시키며, 부하저항 (R1, R2) 의 저항치의 변동을 감소시키는 것이 중요하다.
본 발명에 따르는 저항소자의 제 1 실시예를 도시하는 도 7 에 있어서, 저항소자는, 고저항부 (11) 와 저저항부 (12) 로 분할되고 90°의 굴곡점 (1a) 을 가진 배선패턴층 (1) 에 의하여 형성된다. 이 경우에, 고저항부 (11) 는 굴곡점 (1a) 를 포함한다. 고저항부 (11) 와 저저항부 (12) 사이의 경계 (1b) 는 고저항부 (11) 사이의 다른 경계 (1c) 와 평행하다. 또한 경계 (1b, 1c) 는 배선패턴층 (1) 의 이등분선 (B) 과 거의 평행하다. 이 경우에, 각각의 경계 (1b, 1c) 와 이등분선과의 각은 약 45°이다.
그러므로, 도 8a 에 도시된 바와 같이, 고저항부 (11) 를 정의하기 위하여 포토레지스트패턴층은 정규 위치에서 PRA 로 표시되며, 저항치 (R) 이 얻어진다. 또한, 만약 포토레지스트층이 정규 위치로부터 도 8b 의 PRB 에 의하여 표시되는 위치, 즉 정규위치로부터 하측, 우측, 또는 우하측으로 이동된 위치로 벗어나면, 저항치 (R) 는 거의 변하지 않는다. 한편, 만약 포토레지스트패턴층이 정규위치로부터 도 8c 의 PRC 에 의하여 표시된 위치로 벗어나면, 즉 정규위치로부터 상측, 좌측, 또는 좌상측으로 이동된 위치로 벗어나면, 저항치 (R) 는 거의 변하지 않는다.
도 7 의 굴곡점 (1a) 은 도 9a 와 9b 에 도시된 굴곡점부 (1a',1a'')로 변경된다. 이 경우에, 도 9a 의 굴곡부 (1a') 는 3 개의 굴곡점 (1a'-1, 1a'-2, 1a'-3) 를 포함하고, 굴곡부 (1a'') 는 2 개의 굴곡점 (1a''-1, 1a''-2) 를 포함한다. 굴곡점 (1a, 1a', 1a'') 는 모두 고저항부 (11) 에 포함된다는 것이다.
본 발명에 따르는 저항소자의 제 2 실시예를 도시하는 도 10 에 있어서, 저항소자는, 고저항부 (21)와 저저항부 (22)로 분할되고 둔각 θ 의 굴곡점 (2a) 을 가진 배선패턴층 (2) 으로 형성된다. 이 경우에, 고저항부 (21) 는 굴곡점 (2a) 을 포함한다. 고저항부 (21) 와 저저항부 (22) 사이의 경계 (2b) 는, 고저항부 (21) 사이의 다른 경계 (2c) 와 평행하다. 또한, 경계 (2b, 2c) 는 배선패턴층 (2) 의 이등분선 (B) 과 거의 평행하다. 이 경우에, 각각의 경계 (2b, 2c) 와 이등분선 (B) 과의 각은 배선패턴층 (2) 의 굴곡점 (2a)에서의 각인 θ 의 약 1/2 이다.
도 10 의 저항소자의 경우에도, 고저항부 (21) 의 저항치 (R) 은 도 7 의 그 대응부 (11) 와 마찬가지로, 거의 변동되지 않는다.
본 발명에 따른 저항소자의 제 3 실시형태를 나타낸 도 11 에 있어서, 저항소자는, 고저항부 (31) 와 저저항부 (32) 로 분할되고 예각 (θ) 의 굴곡점 (2a) 를 가진 배선패턴층 (3) 으로 형성된다. 이 경우에, 고저항부 (31) 는 굴곡점 (3a) 을 포함한다. 고저항부 (31) 와 저저항부 (32) 사이의 경계 (3b) 는, 고저항부 (31) 사이의 다른 경계 (3c) 와 평행하다. 또한, 이 경계 (3b 및 3c) 는 배선패턴층 (3) 의 이등분선 (B) 과 거의 평행하다. 이 경우에, 각각의 경계 (3b 및 3c) 와 이등분선 (B) 과의 각은, 배선패턴층 (3) 의 굴곡점 (3a) 에서의 각을 θ 로 할 때, 약 θ/2 이다.
도 11 의 저항소자의 경우에도, 고저항부 (31) 의 저항치 (R) 는, 도 7 의 그 대응부 (11) 와 마찬가지로, 거의 변동되지 않는다.
도 7, 도 9a, 도 9B, 도 10, 및 도 11에서, 각각의 경계 (1b, 1c, 2b, 2c, 3b, 3c) 와 이등분선 (B) 과의 각은, ± 10°내의 범위이며, ±5°내의 범위가 바람직하다. 또한, 배선패턴층 (1, 2, 3) 은, 도 1 의 배선패턴층 (100) 과 동일한 방식으로 제조될 수 있다.
도 7 의 저항소자는, 도 3 에 등가회로도를 나타낸 저항형 SRAM 셀에 적용된다.
본 발명에 따르는 저항형 SRAM 셀의 제 1 제조방법에 대해, 도 12a 내지 도 12g 및 도 13 내지 도 21 을 참조하여, 설명한다.
먼저, 도 12a 를 참조하면, 국부실리콘산화처리 (Local Oxidation of Silicon process, LOCOS process) 에 의해, P-형 단결정실리콘기판 (1201) 이 열산화시킴으로써, 약 200 ㎚ 내지 500 ㎚ 두께의 필드실리콘산화층 (1202) 이 형성된다.
다음, 도 12b 를 참조하면, 이 기판 (1201) 을 열산화시킴으로써, 약 3 ㎚ 내지 10 ㎚ 두께의 게이트실리콘산화층 (1203) 이 형성된다. 다음, 다결정실리콘층 및 고용융점 금속층으로써 형성된 약 50 ㎚ 내지 300 ㎚ 두께의 도전층 (1204) 이, 게이트실리콘산화층 (1203) 및 필드실리콘산화층 (1202) 상에 형성된다. 다음, 그 도전층 (1204) 이 포토리소그래피공정 및 에칭공정에 의해 패터닝되어, 트랜지스터 (Qt1, Qt2, Qt3, Qt4) 의 게이트 전극이 형성된다. 다음, 그 도전층 (1204) 을 마스크로 이용하여, 그 기판 (1201) 에 불순물이온들이 주입되어, N-형 불순물 영역 (1205) 이 형성된다. 도 12b 의 평면도는 도 13 에 도시되어 있다.
다음, 도 14 를 참조하면, 전체표면 상에 절연층 (도시되지 않음) 이 형성된다. 다음, 접지콘택트홀 (CONT1) 이 절연층에 구멍형상으로 형성된다. 다음, 이 절연층상에 도전층이 적층된 후 패터닝되어 접지선 (VSS) 이 형성되게 되며, 이 접지선은 접지 콘택트홀 (CONT1)을 통해 구동 트랜지스터 (Qd1, Qd2) 의 소오스에 접속된다.
다음, 도 12c 를 참조하면, 절연층 (1206) 이 전체표면 상에 형성된다.
주목할 것은, 도 12c 의 절연층 (1206) 도 또한 접지선 (VSS) 의 아래에 절연층을 포함한다는 것이다. 다음, 절연층 (1206) 에 공통 콘택트홀 (CONT2) 이 구멍형상으로 형성된다. 도 12c 의 평면도는 도 15 에 도시되어 있다.
다음, 도 12d 참조하면, 화학기상증착 (CVD) 처리를 이용하여, 전체표면 상에 약 30 ㎚ 내지 100 ㎚ 두께의 인-도핑형 또는 비소-도핑형 다결정실리콘층 (1207) 이 적층된다. 이 경우에, 다결정실리콘층 (1207) 으로의 불순물 도입은, 다결정실리콘의 적층과 동시에, 또는 다결정실리콘의 적층 이후에 실행된다. 또한, 다결정실리콘층 (1207) 내의 불순물의 농도는 약 1×1019원자/㎝3내지 1×1022원자/㎝3이며, 따라서, 다결정실리콘층 (1207) 의 저항이 낮다. 다음, 도 16 에 나타낸 바와같이 개구 (1208a) 를 가진 포토레지스트패턴층 (1208) 이 다결정실리콘층 (1207) 상에 형성된다.
다음, 도 12e 를 참조하면, 다결정실리콘층 (1207) 이 포토레지스트패턴층 (1208) 을 마스크로 사용하여 에칭된다. 다음, 그 프토레지스트패턴층 (1208) 은 제거된다.
다음, 도 12f 를 참조하면, 비-도핑형 다결정실리콘층 또는 SIPOS 으로 이루어진, 약 20 ㎚ 내지 50 ㎚ 두께의 고저항층 (1209) 이 전체표면 상에 적층된다. SIPOS 는 SiH4및 N2O 의 혼합가스에 의한 CVD 처리를 이용하여 형성된다. 다음, 도 17 에 나타낸 바와 같이 포토레지스트패턴층 (1210) 이 형성된다.
다음, 도 12g 를 참조하면, 포토레지스트패턴층 (1210)을 마스크로서 이용하여, 고저항층 (1209) 및 다결정실리콘층 (1207) 이 에칭된다. 다음, 포토레지스트패턴층 (1210) 이 제거되게 된다. 도 12g 의 평면도는 도 18 에 도시되어 있다. 즉, 부하저항 (R1, R2) 은 고저항층 (1208) 만으로 형성되고, 한편 전원선 (Vcc, Vcc') 은 불순물-도핑형 다결정실리콘층 (1207) 뿐만 아니라 고저항층 (1209) 으로 형성된다.
마지막으로, 도 19 를 참조하면, 절연층 (도시되지 않음) 이 전체표면 상에 적층되며, 그 절연층에 비트 콘택트홀 (CONT3) 이 형성된다. 다음, 알루미늄 등으로 이루어진 도전층이 적층된 후 패터닝되고, 비트선 (BL1, BL2) 을 형성된다.
따라서, 도 20 에 나타낸 바와 같은 저항형 SRAM 셀이 형성된다.
도 12a 내지 도 12g, 및 도 13 내지 도 20 에 나타낸 바와 같은, 제 1 저항형 SRAM 셀의 제조방법에서, 도 7 의 저항소자가 부하저항 (R1, R2) 으로 사용되므로, 그 저항치들의 불균형이 있게 되는 것이 방지되게 된다. 예를들어, 각각의 부하저항 (R1, R2) 이 약 0.25 ㎛ 의 폭과 0.8 ㎛ 의 길이를 갖는 경우, 그 저항치는 실질적인 변동이 없는 안정된 약 1011 Ω 의 값을 갖는다. 또한, 각가의 부하저항 (R1, R2) 이 굴곡점을 가지므로, 비트선 (BL1, BL2) 의 저항치가 감소될 수 있게 된다. 또한, 부하저항 (R1, R2) 의 정격 저항치는, 부하저항 (R1, R2) 의 저항치를 증대시키지 않고도, 충족될 수 있게 된다. 또한, 스탠바이 특성 및 α 선에 대한 소프트 에러율이 향상될 수 있게 된다.
또한, 도 12d 및 도 16 에서, 포토레지스트패턴층 (1208) 이 도 21 의 1208' 로 표시된 형상으로 형성된 경우, 저저항층이 미리 형성될 수 있게 된다.
더욱이, 도핑형 다결정실리콘층 (1207) 는 알루미늄 등으로 이루어진 금속층으로 대체될 수도 있다.
본 발명에 따른 저항형 SRAM 셀의 제조의 제 2 방법은, 도 22a 내지 도 22d, 도 23 및 도 24를 참조하여, 설명한다. 제 2 방법에 있어서, 도 12d, 도 12e, 도 12f, 및 도 12g 는, 도 22a 내지 도 22d 에 의해 각각 대체된다. 즉, 절연층 (1206) 이 형성된 후, 도 22a 에 나타낸 바와 같은 제조공정이 실행된다.
도 22a 를 참조하면, 비-도핑형 다결정실리콘, 또는 SIPOS 로 이루어진 약 30 내지 150 nm 두께의 고저항층 (2201) 이 CVD 처리를 이용하여 전체표면 상에 증착된다. 다음, 직사각형 포토레지스트패턴층 (2202) 이, 도 23 에 도시된 바와같이 고저항층 (2201) 상에 형성된다. 다음, 1 cm2 당 약 1 x 1014내지 1 x 1016의 인이온 또는 비소이온이, 포토레지스트패턴층 (2202) 을 마스크로서 이용하여, 고저항층 (2201) 내로 주입된다.
다음, 도 22b 를 참조하면, 포토레지스트패턴층 (2202) 이 제거된다. 그결과, 상술된 이온들이 도핑된 고저항층 (2201) 의 일부분은 저저항부 (2201′) 로 변화된다. 한편, 상술된 이온들이 도핑되지 않은 고저항층 (2201) 의 일부분은 고저항층 (2201) 으로 남아있게 되고, 부하저항 (R1) 에 대응한다.
다음, 도 22c 를 참조하면, 포토레지스트패턴층 (1210) 이 도 17 에 되시된 바와 같이 형성되어 있다.
다음, 도 22d 를 참조하면, 저저항층 (2201′) 이, 포토레지스트패턴층 (1209) 을 마스크로서 이용하여, 에칭된다. 다음, 포토레지스트패턴층 (1209) 이 제거된다. 도 22d 의 평면도는 도 24 에 도시되어 있다. 즉, 부하저항 (R1, R2) 은 고저항층 (2201) 으로 이루어지고, 한편, 전원선 (VCC, VCC′) 은 저저항층 (2201′) 으로 이루어진다.
도 22a, 22b, 22c, 및 22d 의 변형예를 도시하는 도 25a, 25b, 25c, 및 25d 에 있어서, 고저항층 (2201) 이 도 25a 및 도 25b 에 되시된 바와 같은 공정에 의해 패터닝된 후에, 고저항층 (2201) 의 일부분은, 도 25c 및 25d 에 되시된 바와 같이 불순물이온을 도핑함으로써 저저항층 (2201′) 으로 변화된다.
도 22a 내지 22d, 도 23, 도 24, 및 도 25a 내지 25d 에 도시된 바와같이 제 2 저항형 SRAM 셀 제조방법에 있어서도, 상술된 저항형 SRAM 셀의 제 1 제조방법에서와 같은 동일한 효과가 기대될 수 있다.
본 발명의 제 4 실시예를 도시하는 도 26 에 있어서, 저항소자는, 2 개의 굴곡점 (4a, 4a′) 를 포함하는 굴곡부를 가지며 고저항부 (41) 및 서로 형행한 저저항부 (42, 42′) 로 분할된 배선층 (4) 으로써 형성된다. 이 경우에, 고저항부 (41) 는 굴곡점 (4a, 4a′) 을 포함한다. 고저항부 (41) 와 저저항부 (42) 사이에의 경계 (4b) 는, 고저항층 (41) 와 저저항층 (42′) 사이에의 경계 (4c) 와 평행하다. 주목할 것은, 그 경계들 (4b, 4c) 이 항상 저저항층 (42, 42′)에 직교하지는 않는다는 것이다.
본 발명의 제 5 실시예를 도시하는 도 27 에 있어서, 저항소자는, 4 개의 굴곡점 (5a, 5a′, 5a″, 5a″′) 를 포함하는 굴곡부를 가지며 고저항부 (51) 및 서로 평행한 저저항부 (52, 52′) 로 분할된 배선층 (4) 으로써 형성된다. 이 경우에, 고저항부 (41)은 굴곡점 (5a, 5a′, 5a″, 5a″′) 를 포함한다. 고저항부 (51) 와 저저항부 (52) 사이에의 경계 (5b) 는, 고저항층 (51) 와 저저항층 (52′) 사이에의 경계 (5c) 와 평행하다. 주목할 것은, 그 경계들 (5b, 5c) 이 항상 저저항층 (52, 52′)에 직교하지는 않는다는 것이다.
도 26 및 도 27 에 있어서도, 고저항층 (41, (51)) 를 정의하기 위하여 포토레지스트패턴층 (43, (53))으로 위치가 이동하더라도, 고저항층 (41, (51)) 은 거의 변동하지 않는다.
상술한 바와같이, 본 발명에 따르면, 굴곡점를 가진 저항소자의 저항치의 변동은 억제될 수 있다. 또한, 굴곡점를 가진 부하저항을 구비한 저항형 SRAM 셀에 있어서, 부하저항의 저항치들의 불균형이 방지되어, 데이터 유지 특성이, 스탠바이 특성, 및-선에 대한 소프트 에러율은 향상될 수 있다.

Claims (32)

  1. 굴곡부 (1a, 1a′, 1a″, 2a, 3a) 를 가진 배선층 (1, 2, 3) 으로써 형성되며,
    상기 배선층은, 상기 굴곡부를 포함하는 고저항부(11, 21, 31)와 저저항부(12, 22, 32) 를 구비하고,
    상기 고저항부와 저저항부 사이에의 경계 (1b, 1c, 2b, 2c, 3b, 3c) 는, 상기 배선층의 상기 굴곡부에서의 이등분선 (B) 과 거의 평행한 것을 특징으로 하는 저항소자.
  2. 제 1 항에 있어서,
    상기 각각의 경계와 상기 이등분선 사이의 각들의 차이가 10보다 작은 것을 특징으로 하는 저항소자.
  3. 제 1 항에 있어서,
    상기 고저항부는 비-도핑형 다결정실리콘과 반-절연형 다결정실리콘 중의 하나로 이루어지고,
    상기 저저항부는 불순물-도핑형 다결정실리콘으로 이루어지는 것을 특징으로 하는 저항소자.
  4. 저항소자 (1, 2, 3) 는, 굴곡부 (1a, 1a′, 1a″, 2a, 3a) 를 가진 배선층으로써 형성되고,
    상기 배선층은, 상기 굴곡부를 포함하는 고저항부 (11, 21, 31) 와 저저항부 (12, 22, 32) 를 포함하고,
    상기 저항소자의 제조방법은,
    저저항층 (1207) 을 형성하는 단계;
    상기 저저항층 상에 상기 고저항부를 정의하기 위하여 개구 (1208a) 를 가진 제 1 패턴층 (1208) 을 형성하는 단계;
    상기 제 1 패턴층을 마스크로서 사용하여 상기 저저항층을 에칭하는 단계;
    상기 저저항층이 에칭된 후에, 상기 제 1 패턴층을 제거하는 단계;
    상기 제 1 패턴층이 제거된 후에, 상기 저저항층 상에 고저항층 (1209) 을 형성하는 단계;
    상기 고저항층 상에 상기 굴곡부를 포함하는 상기 배선층을 정의하기 위하여 제 2 패턴층 (1210) 을 형성하는 단계; 및
    상기 제 2 패턴층을 마스크로서 사용하여 상기 고저항층과 상기 저저항층을 에칭하는 단계를 포함하고,
    상기 제 1 패턴층의 에지부들은, 상기 제 2 패턴층의 상기 굴곡부에서의 이등분선 (B) 과 거의 평행하게 되어 있는 것을 특징으로 하는 저항소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 각각의 에지부와 상기 이등분선 사이의 각들의 차이가 10보다 작은 것을 특징으로 하는 저항소자의 제조방법.
  6. 제 4 항에 있어서,
    상기 저저항층은 불순물-도핑형 다결정실리콘으로 이루어지고,
    상기 고저항층은 비-도핑형 다결정실리콘과 반-절연형 다결정실리콘 중의 하나로 이루어지는 것을 특징으로 하는 저항소자의 제조방법.
  7. 저항소자 (1, 2, 3) 는, 굴곡부 (1a, 1a′, 1a″, 2a, 3a) 를 가진 배선층으로써 형성되고,
    상기 배선층은, 상기 굴곡부를 포함하는 고저항부 (11, 21, 31) 와 저저항부 (12, 22, 32) 를 포함하고,
    상기 저항소자의 제조방법은,
    저저항층 (1207) 을 형성하는 단계;
    상기 저저항층 상에 상기 저저항부를 정의하기 위하여 제 1 패턴층 (1208′) 을 형성하는 단계;
    상기 제 1 패턴층을 마스크로서 사용하여 상기 저저항층을 에칭하는 단계;
    상기 저저항층이 에칭된 후에, 상기 제 1 패턴층을 제거하는 단계;
    상기 제 1 패턴층이 제거된 후에, 상기 저저항층 상에 고저항층 (1209) 을 형성하는 단계;
    상기 고저항층 상에 상기 굴곡부를 포함하는 상기 배선층을 정의하기 위하여 제 2 패턴층 (1210) 을 형성하는 단계; 및
    상기 제 2 패턴층을 마스크로서 사용하여 상기 고저항층과 상기 저저항층을 에칭하는 단계를 포함하고,
    상기 제 1 패턴층의 에지부들은, 상기 제 2 패턴층의 상기 굴곡부에서의 이등분선 (B) 과 거의 평행하게 되어 있는 것을 특징으로 하는 저항소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 각각의 에지부와 상기 이등분선 사이의 각들의 차이가 10보다 작은 것을 특징으로 하는 저항소자의 제조방법.
  9. 제 7 항에 있어서,
    상기 저저항층은 불순물-도핑형 다결정실리콘으로 이루어지고,
    상기 고저항층은 비-도핑형 다결정실리콘과 반-절연형 다결정실리콘 중의 하나로 이루어지는 것을 특징으로 하는 저항소자의 제조방법.
  10. 저항소자 (1, 2, 3) 는 굴곡부 (1a, 1a′, 1a″, 2a, 3a) 를 가진 배선층으로써 형성되고,
    상기 배선층은, 상기 굴곡부를 포함하는 고저항부 (11, 21, 31) 와 저저항부 (12, 22, 32) 를 포함하고,
    상기 저항소자의 제조방법은,
    고저항층 (2201) 을 형성하는 단계;
    상기 고저항층 상에 상기 고저항부를 정의하기 위하여 제 1 패턴층 (2202) 을 형성하는 단계;
    상기 제 1 패턴층을 마스크로서 사용하여 상기 고저항층 내부로 불순물 이온을 주입하는 단계;
    상기 불순물 이온이 주입된 후에, 상기 제 1 패턴층을 제거하는 단계;
    상기 고저항층 상에 상기 굴곡부를 포함하는 상기 배선층을 정의하기 위하여 제 2 패턴층 (1210) 을 형성하는 단계; 및
    상기 제 2 패턴층을 마스크로서 사용하여 상기 고저항층을 에칭하는 단계를 포함하고,
    상기 제 1 패턴층의 에지부들은, 상기 제 2 패턴층의 상기 굴곡부에서의 이등분선 (B) 과 거의 평행하게 되어 있는 것을 특징으로 하는 저항소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 각각의 에지부와 상기 이등분선 사이의 각들의 차이가 10보다 작은 것을 특징으로 하는 저항소자의 제조방법.
  12. 제 10 항에 있어서,
    상기 고저항층은 비-도핑형 다결정실리콘과 반-절연형 다결정실리콘 중의 하나로 이루어지는 것을 특징으로 하는 저항소자의 제조방법.
  13. 저항소자 (1, 2, 3) 는 굴곡부 (1a, 1a′, 1a″, 2a, 3a) 를 가진 배선층으로써 형성되고,
    상기 배선층은, 상기 굴곡부를 포함하는 고저항부 (11, 21, 31) 와 저저항부 (12, 22, 32) 를 포함하고,
    상기 저항소자의 제조방법은,
    고저항층 (2201) 을 형성하는 단계;
    상기 고저항층 상에 상기 굴곡부를 포함하는 상기 배선층을 정의하기 위하여 제 1 패턴층 (1210) 을 형성하는 단계;
    상기 제 1 패턴층을 마스크로서 사용하여 상기 고저항층을 에칭하는 단계;
    상기 고저항층이 에칭된 후에, 상기 제 1 패턴층을 제거하는 단계;
    상기 고저항층 상에 상기 저저항부를 정의하기 위하여 제 2 패턴층 (2202) 을 형성하는 단계; 및
    상기 제 2 패턴층을 마스크로서 사용하여 상기 고저항층 내부로 불순물 이온을 주입하는 단계를 포함하고,
    상기 제 2 패턴층의 에지부들은, 상기 제 1 패턴층의 상기 굴곡부에서의 이등분선 (B) 과 거의 평행하게 되어 있는 것을 특징으로 하는 저항소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 각각의 에지부와 상기 이등분선 사이의 각들의 차이가 10보다 작은 것을 특징으로 하는 저항소자의 제조방법.
  15. 제 13 항에 있어서,
    상기 고저항층은 비-도핑형 다결정실리콘과 반-절연형 다결정실리콘 중의 하나로 이루어지는 것을 특징으로 하는 저항소자의 제조방법.
  16. 굴곡부 (4a, 4a′, 5a, 5a′, 5a″′) 를 가진 배선층 (4, 5) 으로써 형성되고,
    상기 배선층은,
    상기 굴곡부를 포함하는 고저항부 (11, 21, 31), 및
    평행하게 배열되고, 상기 고저항부를 샌드위치하는 제 1 및 제 2 저저항부(41, 42, 51, 52) 를 구비하고,
    상기 고저항부와 상기 저저항부사이의 경계 (4b, 5b) 는, 상기 고저항부와 상기 저저항부사이의 경계 (4c, 5c) 와 거의 평행한 것을 특징으로 하는 저항소자.
  17. 제 16 항에 있어서,
    상기 고저항부는 비-도핑형 다결정실리콘과 반-절연형 다결정실리콘 중의 하나로 이루어지고,
    상기 저저항부는 불순물-도핑형 다결정실리콘으로 이루어지는 것을 특징으로 하는 저항소자.
  18. 2 개의 부하저항 (R1, R2) 을 가진 저항형 플립플롭을 구비하고,
    상기 각각의 부하저항은, 굴곡부 (1a, 1a′, 1a″, 2a, 3a) 를 포함하는 배선층 (1, 2, 3) 를 구비하고,
    상기 배선층은, 상기 굴곡부를 포함하는 고저항부 (11, 21, 31) 와 저저항부 (12, 22, 32) 를 구비하고,
    상기 고저항부와 저저항부 사이에의 경계 (1b, 1c, 2b, 2c, 3b, 3c) 는, 상기 배선층의 상기 굴곡부에서의 이등분선 (B) 과 거의 평행한 것을 특징으로 스태틱 랜덤액세스메모리 장치.
  19. 제 18 항에 있어서,
    상기 각각의 경계와 상기 이등분선 사이의 각들의 차이가 10보다 작은 것을 특징으로 하는 스태틱 랜덤액세스메모리 장치.
  20. 제 18 항에 있어서,
    상기 고저항부는 비-도핑형 다결정실리콘과 반-절연형 다결정실리콘 중의 하나로 이루어지고,
    상기 저저항부는 불순물-도핑형 다결정실리콘으로 이루어지는 것을 특징으로 하는 스태틱 랜덤액세스메모리 장치.
  21. 스태틱 랜덤액세스메모리 장치는, 각각 굴곡부를 포함하는 2 개의 부하저항 (R1, R2) 을 가진 저항형 플립플롭을 구비하고,
    상기 스태틱 랜덤액세스메모리 장치의 제조방법은,
    저저항층 (1207) 을 형성하는 단계;
    상기 저저항층 상에 상기 각각의 부하저항을 정의하기 위하여 개구 (1208a) 를 가진 제 1 패턴층 (1208) 을 형성하는 단계;
    상기 제 1 패턴층을 마스크로서 사용하여 상기 저저항층을 에칭하는 단계;
    상기 저저항층이 에칭된 후에, 상기 제 1 패턴층을 제거하는 단계;
    상기 제 1 패턴층이 제거된 후에, 상기 저저항층 상에 고저항층 (1209) 을 형성하는 단계;
    상기 고저항층 상에 상기 굴곡부를 포함하는 상기 배선층을 정의하기 위하여 제 2 패턴층 (1210) 을 형성하는 단계; 및
    상기 제 2 패턴층을 마스크로서 사용하여 상기 고저항층과 상기 저저항층을 에칭하는 단계를 포함하고,
    상기 제 1 패턴층의 에지부들은, 상기 제 2 패턴층의 상기 굴곡부에서의 이등분선 (B) 과 거의 평행하게 되어 있는 것을 특징으로 하는 스태틱 랜덤액세스메모리 장치의 제조방법.
  22. 제 21 항에 있어서,
    상기 각각의 에지부와 상기 이등분선 사이의 각들의 차이가 10보다 작은 것을 특징으로 하는 스태틱 랜덤액세스메모리 장치의 제조방법.
  23. 제 21 항에 있어서,
    상기 저저항층은 불순물-도핑형 다결정실리콘으로 이루어지고,
    상기 고저항층은 비-도핑형 다결정실리콘과 반-절연형 다결정실리콘 중의 하나로 이루어지는 것을 특징으로 하는 스태틱 랜덤액세스메모리 장치의 제조방법.
  24. 스태틱 랜덤액세스메모리 장치는, 각각 굴곡부를 포함하는 2 개의 부하저항 (R1, R2) 을 가진 저항형 플립플롭을 구비하고,
    상기 스태틱 랜덤액세스메모리 장치의 제조방법은,
    저저항층 (1207) 을 형성하는 단계;
    상기 저저항층 상에, 상기 부하저항에 접속된 저저항부를 정의하기 위하여 제 1 패턴층 (1208′) 을 형성하는 단계;
    상기 제 1 패턴층을 마스크로서 사용하여 상기 저저항층을 에칭하는 단계;
    상기 저저항층이 에칭된 후에, 상기 제 1 패턴층을 제거하는 단계;
    상기 제 1 패턴층이 제거된 후에, 상기 저저항층 상에 고저항층 (1209) 을 형성하는 단계;
    상기 고저항층 상에 상기 저저항부와 상기 부하저항을 정의하기 위하여 제 2 패턴층 (1210) 을 형성하는 단계; 및
    상기 제 2 패턴층을 마스크로서 사용하여 상기 고저항층과 상기 저저항층을 에칭하는 단계를 포함하고,
    상기 제 1 패턴층의 에지부들은, 상기 제 2 패턴층의 상기 굴곡부에서의 이등분선 (B) 과 거의 평행하게 되어 있는 것을 특징으로 하는 스태틱 랜덤액세스메모리 장치의 제조방법
  25. 제 24 항에 있어서,
    상기 각각의 에지부와 상기 이등분선 사이의 각들의 차이가 10보다 작은 것을 특징으로 하는 스태틱 랜덤액세스메모리 장치의 제조방법.
  26. 제 24 항에 있어서,
    상기 저저항층은 불순물-도핑형 다결정실리콘으로 이루어지고,
    상기 고저항층은 비-도핑형 다결정실리콘과 반-절연형 다결정실리콘 중의 하나로 이루어지는 것을 특징으로 하는 스태틱 랜덤액세스메모리 장치의 제조방법.
  27. 스태틱 랜덤액세스메모리는, 굴곡부를 포함하는 2 개의 부하저항 (R1, R2) 을 가진 저항형 플립플롭을 구비하는 스태틱 랜덤액세스메모리 장치의 제조방법에 있어서,
    상기 스태틱 랜덤액세스메모리 장치의 제조방법은,
    고저항층 (2201) 을 형성하는 단계;
    상기 고저항층 상에 상기 부하저항을 정의하기 위하여 제 1 패턴층 (2202) 을 형성하는 단계;
    상기 제 1 패턴층을 마스크로서 사용하여 상기 고저항층 내부로 불순물 이온을 주입하는 단계;
    상기 불순물 이온이 주입된 후에, 상기 제 1 패턴층을 제거하는 단계;
    상기 고저항층 상에 상기 굴곡부를 포함하는 상기 배선층을 정의하기 위하여 제 2 패턴층 (1210) 을 형성하는 단계; 및
    상기 제 2 패턴층을 마스크로서 사용하여 상기 고저항층을 에칭하는 단계를 포함하고,
    상기 제 1 패턴층의 에지부들은, 상기 제 2 패턴층의 상기 굴곡부에서의 이등분선 (B) 과 거의 평행하게 되어 있는 것을 특징으로 하는 스태틱 랜덤액세스메모리 장치의 제조방법.
  28. 제 27 항에 있어서,
    상기 각각의 에지부와 상기 이등분선 사이의 각들의 차이가 10보다 작은 것을 특징으로 하는 스태틱 랜덤액세스메모리 장치의 제조방법.
  29. 제 27 항에 있어서,
    상기 고저항층은 비-도핑형 다결정실리콘과 반-절연형 다결정실리콘 중의 하나로 이루어지는 것을 특징으로 하는 스태틱 랜덤액세스메모리 장치의 제조방법.
  30. 스태틱 랜덤액세스메모리는, 각각 굴곡부를 포함하는 2 개의 부하저항 (R1, R2) 을 가진 저항형 플립플롭을 구비하고,
    상기 스태틱 랜덤액세스메모리 장치의 제조방법은,
    고저항층 (2201) 을 형성하는 단계;
    상기 고저항층 상에 상기 굴곡부를 포함하는 상기 배선층을 정의하기 위하여 제 1 패턴층 (1210) 을 형성하는 단계;
    상기 제 1 패턴층을 마스크로서 사용하여 상기 고저항층을 에칭하는 단계;
    상기 고저항층이 에칭된 후에, 상기 제 1 패턴층을 제거하는 단계;
    상기 고저항층 상에 상기 부하저항을 정의하기 위하여 제 2 패턴층 (2202) 을 형성하는 단계; 및
    상기 제 2 패턴층을 마스크로서 사용하여 상기 고저항층 내부로 불순물 이온을 주입하는 단계를 포함하고,
    상기 제 2 패턴층의 에지부들은, 상기 제 1 패턴층의 상기 굴곡부에서의 이등분선 (B) 과 거의 평행하게 되어 있는 것을 특징으로 하는 스태틱 랜덤액세스메모리 장치의 제조방법
  31. 제 30 항에 있어서,
    상기 각각의 에지부와 상기 이등분선 사이의 각들의 차이가 10보다 작은 것을 특징으로 하는 스태틱 랜덤액세스메모리 장치의 제조방법.
  32. 제 30 항에 있어서,
    상기 고저항층은 비-도핑형 다결정실리콘과 반-절연형 다결정실리콘 중의 하나로 이루어지는 것을 특징으로 하는 스태틱 랜덤액세스메모리 장치의 제조방법.
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