KR19990065352A - 적응형 등화장치 - Google Patents

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KR19990065352A
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Abstract

적응형 등화장치는 서로 다른 채널에 대해 시스템의 성능을 효과적으로 만족시키도록 성능을 개선하고 적응시 걸리는 수렴시간을 단축시키기 하기 위한 것으로서, 제 1 펄스 슬리밍 등화부와 제 3 지연부를 구비한 적응형 등화장치에 있어서, 상기 제 1 펄스 슬리밍 등화부에서 왜곡 보상된 신호 또는 제 3 지연부에서 일정 시간 지연된 신호를 스위칭하는 스위칭수단과, 상기 스위칭수단의 스위칭에 따라 상기 제 3 지연부의 신호로부터 에러를 추출하는 에러 신호 추출수단과, 상기 제 1 펄스 슬리밍 등화부의 신호와 에러 신호 추출수단에서 추출된 에러 신호의 계수를 계산한 후 이에 따라 업데이트하는 계수 계산 및 업데이트수단으로 구성됨에 그 요지가 있다.

Description

적응형 등화장치
본 발명은 등화장치에 관한 것으로, 특히 적응형 등화장치에 관한 것이다.
이하, 종래 기술에 따른 적응형 등화장치에 대하여 첨부한 도면을 참조하여 설명하면 다음과 같다.
일반적으로 등화기는 데이터가 채널을 통과했을 때 왜곡된 신호를 원하고자 하는 신호 형태로 보상해 주는 역할을 한다.
도 1 은 종래 기술에 따른 자기 기록 시스템을 나타낸 기본 구성도로서, 입력되는 기록 데이터를 소정 레벨로 증폭하는 기록 증폭기(1)와, 상기 기록 증폭기(1)에서 증폭된 데이터가 기록되는 테이프(2)와, 상기 테이프(2)에 기록된 데이터를 재생하여 소정 레벨로 증폭하는 재생 증폭기(3)와, 상기 재생 증폭기(3)에서 증폭된 신호에 포함되어 있는 왜곡을 보상한 신호의 파형을 출력하는 등화부(4)와, 상기 등화부(4)에서 왜곡 보상된 신호로부터 데이터를 검출하는 검출부(5)로 구성된다.
상기 등화부(4)는 상기 재생 증폭기(3)에서 증폭된 신호간 간섭을 줄이기 위한 펄스 슬리밍 등화기(4a)와, 상기 펄스 슬리밍 등화기(4a)에서 출력된 신호를 소정 레벨만큼 지연시키는 신호 지연기(4b)로 구성된다.
상기 펄스 슬리밍 등화부(4a)는 코사인(Cosine) 등화기이다.
이와 같이 구성된 종래 기술에 따른 적응형 등화장치의 동작을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
먼저, 기록 증폭기(1)는 입력되는 기록 데이터를 소정 레벨로 증폭하여 테이프(2)에 기록한다.
이후 재생 증폭기(3)는 상기 테이프(2)에 기록된 데이터를 재생하여 소정 레벨로 증폭하여 출력한다.
그러면 등화부(4)는 상기 재생 증폭기(3)에서 증폭된 신호에 포함되어 있는 왜곡을 보상하여 출력한다.
즉 상기 등화부(4)내 펄스 슬리밍 등화기(4a)는 상기 재생 증폭기(3)에서 증폭된 고립 재생 펄스간 간섭을 줄여 출력한다.
그러면 신호 지연기(4b)는 상기 펄스 슬리밍 등화기(4a)에서 출력된 신호를 일정 시간 지연시켜 출력한다.
예를 들면 신호 지연기(4b)는 상기 펄스 슬리밍 등화기(4a)에서 출력된 신호와 이 신호를 를시간만큼 지연된 신호를 합한 신호를 출력한다.
이에 따라 검출부(5)는 상기 등화부(4)에서 왜곡 보상된 신호로부터 원래의 데이터를 검출한다.
이러한 종래 기술에 따른 적응형 등화장치는 한 특정 채널에 대해 신호를 보상하기 위한 등화기의 전달 특성을 구할 수 있다.
그러나 이렇게 한 특정 채널에 대해 구한 등화기의 특성이 또 다른 특정 채널에 대해서는 원하고자 하는 신호 특성을 얻는데 효과를 가지지 못한다.
실제로 데이터 스토리지(data storage) 시스템은 시스템마마 다른 채널 특성을 가진다.
왜냐하면 매체(Disk 또는 Tape)의 특성이 모두 같은 특성이 아니고, 기구적인 특성 또한 다르기 때문이다.
따라서 종래 기술에 따른 적응형 등화장치는 가변 채널 환경하에서 고정된 파라메터를 가진 등화기로서는 만족할 만한 성능을 얻기가 어려운 문제점이 있다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 서로 다른 채널에 대해 시스템의 성능을 효과적으로 만족시키도록 성능을 개선하고 적응시 걸리는 수렴시간을 단축시키기 위한 적응형 등화장치를 제공하는데 그 목적이 있다.
도 1 - 종래 기술에 따른 적응형 등화장치를 나타낸 기본 구성도
도 2 - 본 발명에 따른 적응형 등화장치를 나타낸 구성도
도 3 - 본 발명에 따른 적응형 등화장치의 실시예를 나타낸 구성도
도 4 - 도 3 의 기준 신호 발생부내 제 1 및 제 2 비교부의 출력 파형을 나타낸 도면
도 5 - 도 3 의 기준 신호 발생부의 출력 파형을 나타낸 도면
도 6 - 본 발명에 따른 적응형 등화장치의 다른 실시예를 나타낸 구성도
도 7 - 도 6 의 제 7 혼합부의 다른 실시예를 나타낸 구성도
도면의 주요부분에 대한 부호의 설명
110 : 제 1 펄스 슬리밍 등화부 111 : 제 1 지연부
112 : 제 1 혼합부 113 : 제 2 지연부
114 : 제 1 가산부 115 : 제 2 혼합부
116 : 제 2 가산부 120 : 제 3 지연부
130 : 스위칭부 140 : 에러 신호 추출부
150 : 계수 계산 및 업데이트부 210 : 제 2 펄스 슬리밍 등화부
211 : 제 4 지연부 212 : 제 3 혼합부
213 : 제 1 증폭부 220 : 제 5 지연부
230 : 기준 신호 발생부 231 : 제 1 비교부
232 : 제 1 오프셋 조정부 233 : 제 2 비교부
234 : 제 2 오프셋 조정부 235 : 제 3 가산부
240 : 제 4 가산부 250 : 제 4 혼합부
260 : 제 5 혼합부 270 : 제 1 적분부
310 : 제 3 펄스 슬리밍 등화부 311 : 제 6 지연부
312 : 제 6 혼합부 313 : 제 2 비교부
320 : 제 7 지연부 330 : 아날로그/디지털 변환부
340 : 제어 신호 발생부 341 : 3-레벨 결정부
342 : 제 5 가산부 343 : 제 8 지연부
244 : 제 9 지연부 345 : 제 6 가산부
346 : 제 7 혼합부 346a : 제어부
346b : 3-상태 버터 350 : 제 8 혼합부
360 : 제 2 적분부
상기와 같은 목적을 달성하기 위한 본 발명에 따른 적응형 등화장치의 특징은, 제 1 펄스 슬리밍 등화부와 제 3 지연부를 구비한 적응형 등화장치에 있어서, 상기 제 1 펄스 슬리밍 등화부에서 왜곡 보상된 신호 또는 제 3 지연부에서 일정 시간 지연된 신호를 스위칭하는 스위칭수단과, 상기 스위칭수단의 스위칭에 따라 상기 제 3 지연부의 신호로부터 에러를 추출하는 에러 신호 추출수단과, 상기 제 1 펄스 슬리밍 등화부의 신호와 에러 신호 추출수단에서 추출된 에러 신호의 계수를 계산한 후 이에 따라 업데이트하는 계수 계산 및 업데이트수단으로 구성되는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 적응형 등화장치의 다른 특징은, 제 2 펄스 슬리밍 등화부와 제 5 지연부를 구비한 적응형 등화장치에 있어서, 상기 제 5 지연부에서 일정 시간 지연된 신호를 바이패스시키나 상기 지연된 신호를 신호처리하여 기준 신호를 발생하는 기준 신호 발생수단과, 상기 기준 신호 발생수단에서 바이패스된 신호와 상기 기준 신호 발생수단에서 발생된 기준 신호를 가산하는 제 4 가산수단과, 상기 제 4 가산수단에서 가산된 신호와 스텝 조정 계수를 혼합하는 제 4 혼합수단과, 상기 제 4 혼합수단에서 혼합된 신호와 상기 제 2 펄스 슬리밍 등화부의 신호를 혼합하는 제 5 혼합수단과, 상기 제 5 혼합수단에서 혼합된 신호를 적분하는 제 1 적분수단으로 구성되는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 적응형 등화장치의 또다른 특징은, 제 3 펄스 슬리밍 등화부와 제 7 지연부를 구비한 적응형 등화장치에 있어서, 상기 제 7 지연부에서 일정 시간 지연된 신호를 디지털 신호로 변환하는 아날로그/디지털 변환수단과, 상기 아날로/디지털 변환수단에서 변환된 디지털 신호를 처리하여 제어신호를 발생하는 제어신호 발생수단과, 상기 제어신호 발생수단에서 발생되 제어신호와 스텝 조정 계수를 혼합하는 제 8 혼합수단과, 상기 제 8 혼합수단에서 혼합된 신호를 적분하는 제 2 적분수단으로 구성되는데 있다.
이하, 본 발명에 따른 적응형 등화장치의 바람직한 실시예에 대하여 첨부한 도면을 참조하여 설명하면 다음과 같다.
도 2 는 본 발명에 따른 적응형 등화장치를 나타낸 구성도로서, 재생되는 신호에 포함된 왜곡을 보상하는 제 1 펄스 슬리밍 등화부(110)와, 상기 제 1 펄스 슬리밍 등화부(110)에서 왜곡 보상된 신호를 일정 시간 지연시켜 출력하는 제 3 지연부(120)와, 상기 제 1 펄스 슬리밍 등화부(110)에서 왜곡 보상된 신호 또는 제 3 지연부(120)에서 일정 시간 지연된 신호를 스위칭하는 스위칭부(130)와, 상기 스위칭부(130)의 스위칭에 따라 상기 제 3 지연부(120)의 신호로부터 에러를 추출하는 에러 신호 추출부(140)와, 상기 제 1 펄스 슬리밍 등화부(110)의 신호와 에러 신호 추출부(140)에서 추출된 에러 신호의 계수를 계산한 후 이에 따라 업데이트하는 계수 계산 및 업데이트부(150)로 구성된다.
상기 제 1 펄스 슬리밍 등화부(110)는 재생되는 신호를 일정 시간 지연시켜 출력하는 제 1 지연부(111)와, 상기 제 1 지연부(111)에서 지연된 신호에 일정 이득()을 승산하는 제 1 혼합부(112)와, 상기 제 1 지연부(110)에서 지연된 신호를 재차 일정 시간 지연시켜 출력하는 제 2 지연부(113)와, 상기 재생되는 신호와 제 2 지연부(113)에서 지연된 신호(2)를 가산하는 제 1 가산부(114)와, 상기 제 1 가산부(114)의 신호와 계수 계산 및 업데이트부(150)의 신호를 혼합하는 제 2 혼합부(115)와, 상기 제 1 혼합부(112)의 신호와 제 2 혼합부(115)의 신호를 가산하는 제 2 가산부(116)로 구성된다.
도 3 은 본 발명에 따른 적응형 등화장치의 실시예를 나타낸 구성도로서, 재생되는 신호에 포함된 왜곡을 보상하는 제 2 펄스 슬리밍 등화부(210)와, 상기 제 1 펄스 슬리밍 등화부(110)에서 왜곡 보상된 신호를 일정 시간 지연시켜 출력하는 제 5 지연부(220)와, 상기 제 5 지연부(220)에서 일정 시간 지연된 신호를 바이패스시키나 상기 지연된 신호를 신호처리하여 기준 신호를 발생하는 기준 신호 발생부(230)와, 상기 기준 신호 발생부(230)에서 바이패스된 신호와 상기 기준 신호 발생부(230)에서 발생된 기준 신호를 가산하는 제 4 가산부(240)와, 상기 제 4 가산부(240)에서 가산된 신호와 스텝 조정 계수를 혼합하는 제 4 혼합부(250)와, 상기 제 4 혼합부(250)에서 혼합된 신호와 상기 제 2 펄스 슬리밍 등화부(210)의 신호를 혼합하는 제 5 혼합부(260)와, 상기 제 5 혼합부(260)에서 혼합된 신호를 적분하는 제 1 적분부(270)로 구성된다.
상기 제 2 펄스 슬리밍 등화부(210)은 상기 재생되는 신호를 일정 시간 지연시켜 출력하는 제 4 지연부(211)와, 상기 재생되는 신호와 제 2 적분부(270)의 신호를 혼합하는 제 3 혼합부(212)와, 상기 제 3 혼합부(212)에서 혼합된 신호와 상기 제 4 지연부(211)에서 지연된 신호를 차동 증폭하는 제 1 증폭부(213)로 구성된다.
상기 기준 신호 발생부(230)는 상기 제 5 지연부(220)에서 지연된 신호를 바이패스시키거나 상기 지연된 신호와 상위 문턱값(Upper threshold)을 비교하는 제 1 비교부(231)와, 상기 제 1 비교부(231)의 신호를 일정 레벨의 오프셋으로 조정하는 제 1 오프셋 조정부(232)와, 상기 지연된 신호와 하위 문턱값(Lower threshold)을 비교하는 제 2 비교부(233)와, 상기 제 2 비교부(233)의 신호를 일정 레벨의 오프셋으로 조정하는 제 2 오프셋 조정부(236)와, 상기 제 1 및 제 2 오프셋 조정부(232)(234)의 신호를 가산하는 제 3 가산부(235)로 구성된다.
도 4 는 도 3 의 기준 신호 발생부내 제 1 및 제 2 비교부의 출력 파형을 나타낸 도면이고, 도 5 는 도 3 의 기준 신호 발생부의 출력 파형을 나타낸 도면이다.
도 6 은 본 발명에 따른 적응형 등화장치의 다른 실시예를 나타낸 구성도로서, 재생되는 신호에 포함된 왜곡을 보상하는 제 3 펄스 슬리밍 등화부(310)와, 상기 제 3 펄스 슬리밍 등화부(310)에서 왜곡 보상된 신호를 일정 시간 지연시켜 출력하는 제 7 지연부(320)와, 상기 제 7 지연부(320)에서 일정 시간 지연된 신호를 디지털 신호로 변환하는 아날로그/디지털 변환부(330)와, 상기 아날로/디지털 변환부(330)에서 변환된 디지털 신호를 처리하여 제어신호를 발생하는 제어신호 발생부(340)와, 상기 제어신호 발생부(340)에서 발생되 제어신호와 스텝 조정 계수를 혼합하는 제 8 혼합부(350)와, 상기 제 8 혼합부(350)에서 혼합된 신호를 적분하는 제 2 적분부(260)로 구성된다.
상기 제 3 펄스 슬리밍 등화부(310)은 상기 재생되는 신호를 일정 시간 지연시켜 출력하는 제 6 지연부(311)와, 상기 재생되는 신호와 제 2 적분부(360)의 신호를 혼합하는 제 6 혼합부(312)와, 상기 제 6 혼합부(312)에서 혼합된 신호와 상기 제 2 지연부(211)에서 지연된 신호를 차동 증폭하는 제 1 증폭부(313)로 구성된다.
상기 제어 신호 발생부(340)는 상기 아날로그/디지털 변환부(330)에서 변환된 디지털 신호의 레벨을 검출하여 3-레벨을 결정하는 3-레벨 결정부(341)와, 상기 상기 아날로그/디지털 변환부(330)에서 변환된 디지털 신호와 3-레벨 결정부(341)에서 결정된 3-레벨 신호를 가산하는 제 5 가산부(342)와, 상기 3-레벨 결정부(341)에서 결정된 3-레벨 신호를 일정 시간 지연시켜 출력하는 제 8 지연부(343)와, 상기 제 8 지연부(343)에서 지연된 신호를 재차 일정 시간 지연시켜 출력하는 제 9 지연부(344)와, 상기 3-레벨 결정부(341)의 신호와 제 9 지연부(344)의 신호를 가산하는 제 6 가산부(345)와, 상기 제 5 가산부(342)의 신호와 제 6 가산부(345)의 신호를 혼합하는 제 7 혼합부(346)로 구성된다.
도 7 은 도 6 의 제 7 혼합부의 다른 실시예를 나타낸 구성도로서, 상기 제 7 혼합부(346)는 상기 제 3 가산부(342)의 신호와 제 4 가산부(345)의 신호에 따라 제어신호와 3-상태 신호를 출력하는 제어부(346a)와, 상기 제어부(346a)의 제어신호와 3-상태 신호에 따라 3-상태 버퍼링된 신호를 출력하는 3-상태 버터(346b)로 구성된다.
이와 같이 구성된 본 발명에 따른 의 동작을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
먼저, 제 1 펄스 슬리밍 등화부(110)는 재생되는 신호()에 포함된 왜곡을 보상하여 보상된 신호()를 출력한다.
즉 제 1 펄스 슬리밍 등화부(110)내 제 1 지연부(111)는 재생되는 신호()를 일정 시간 지연시켜 출력한다.
그러면 제 1 혼합부(112)는 상기 제 1 지연부(111)에서 지연된 신호()에 일정 이득()을 승산하여 출력한다.
아울러 제 2 지연부(113)는 상기 제 1 지연부(110)에서 지연된 신호()를 재차 일정 시간 지연()시켜 출력한다.
이어 제 1 가산부(114)는 상기 재생되는 신호()와 제 2 지연부(113)에서 지연된 신호()를 가산하여 그 결과 신호()를 출력한다.
이에 따라 제 2 혼합부(115)는 상기 제 1 가산부(114)의 신호()와 계수 계산 및 업데이트부(150)에 기설정된 신호()를 혼합하여 출력한다.
그러면 제 2 가산부(116)는 상기 제 1 혼합부(112)의 신호와 제 2 혼합부(115)의 신호를 가산하여 그 결과 신호()를 출력한다.
여기서 제 2 가산부(116)의 출력 신호()는 하기한 수학식 1과 같이 계산된다.
이에 따라 제 3 지연부(120)는 상기 제 1 펄스 슬리밍 등화부(110)에서 왜곡 보상된 신호()를 일정 시간 지연시켜 그 결과 신호()를 출력된다.
여기서 제 3 지연부(120)의 결과 신호()는 하기한 수학식 2와 같이 계산된다.
이때 스위칭부(130)는 초기에는 상기 제 1 펄스 슬리밍 등화부(110)에서 왜곡 보상된 신호()를 에러 신호 추출부(140)로 스위칭한다.
아울러 스위칭부(130)는 상기 초기 상태가 경과하면 제 3 지연부(120)의 신호()를 에러 신호 추출부(140)로 스위칭한다.
그러면 에러 신호 추출부(140)는 초기에는 상기 스위칭부(130)의 스위칭을 통해 입력된 신호()로부터 에러 신호를 추출하여 그 결과 신호()를 출력한다.
여기서 에러 신호 추출부(140)의 결과 신호()는 하기한 수학식 3과 같이 계산된다.
여기서은 하기한 수학식 4와 같이 정의된다.
아울러 상기 초기 상태가 경과하면 에러 신호 추출부(140)는 상기 제 3 지연부(120)의 신호()로부터 에러를 추출하여 그 결과 신호()를 출력한다.
이에 따라 계수 계산 및 업데이트부(150)는 상기 제 1 펄스 슬리밍 등화부(110)의 신호()와 에러 신호 추출부(140)에서 추출된 에러 신호()의 계수를 계산한 후 이에 따라 업데이트하여 그 결과 신호()를 출력한다.
여기서 상기 결과 신호()의 계산 및 업데이터 과정은 LMS(Least Mean Square) 알고리즘에 의해 하기한 수학식 5와 같이 동작된다.
여기서는 스텝 계수이다.
상기 수학식 5에서과의 승산을 수행할 경우과의 시간이 입력 신호에 대해 동일해야 한다.
그렇지 않으면 이 알고리즘은 제대로 동작하지 않은다.
실제로 이 알고리즘을 아날로그로 구현시 중요한 문제점이 된다.
따라서 이를 해결하기 위한 방법으로 하기한 수학식 6과 같은 알고리즘을 제안한다.
이렇게 함으로써 수렴 속도면이나 MSE(Mean Square Error)의 성능면에서 우수함을 나타내게 된다.
또한 본 발명에 따른 적응형 등화장치의 실시예에 대하여 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
먼저, 제 2 펄스 슬리밍 등화부(210)는 재생되는 신호에 포함된 왜곡을 보상하여 그 결과 신호를 출력한다.
즉 제 2 펄스 슬리밍 등화부(210)내 제 4 지연부(211)는 상기 재생되는 신호를 일정 시간 지연시켜 제 1 증폭부(213)의 'b' 점으로 출력한다.
그러면 제 3 혼합부(212)는 상기 재생되는 신호와 제 1 적분부(270)의 신호를 혼합하여 출력한다.
이에 따라 제 1 증폭부(213)는 상기 제 3 혼합부(212)에서 혼합된 신호와 상기 제 4 지연부(211)에서 지연된 신호를 차동 증폭하여 출력한다.
그러면 제 5 지연부(220)는 상기 제 1 펄스 슬리밍 등화부(110)에서 왜곡 보상된 신호를 일정 시간 지연시켜 도 5 에 도시된 바와 같은 결과 신호()를 출력한다.
이에 따라 기준 신호 발생부(230)는 상기 제 5 지연부(220)에서 일정 시간 지연된 신호()를 바이패스시켜 출력한다.
아울러 기준 신호 발생부(230)는 상기 지연된 신호를 신호처리하여 도 5 에 도시된 바와 같은 기준 신호()를 발생한다.
즉 기준 신호 발생부(230)내 제 1 비교부(231)는 상기 제 5 지연부(220)에서 지연된 신호()와 상위 문턱값(Upper threshold)을 도 4 에 도시된 바와 같이 비교하여 그 결과 신호를 출력한다.
이어 제 1 오프셋 조정부(232)는 상기 제 1 비교부(231)의 신호를 일정 레벨의 오프셋으로 조정하여 출력한다.
즉 제 1 오프셋 조정부(232)는 상기 제 1 비교부(231)의 신호의 로우 레벨을 0으로 조정하여 출력한다.
아울러 제 2 비교부(233)는 상기 지연된 신호와 하위 문턱값(Lower threshold)을 도 4 에 도시된 바와 같이 비교하여 그 결과 신호를 출력한다.
이어 제 2 오프셋 조정부(236)는 상기 제 2 비교부(233)의 신호를 일정 레벨의 오프셋으로 조정하여 출력한다.
즉 제 2 오프셋 조정부(236)는 상기 제 2 비교부(233)의 신호의 하이 레벨을 0으로 조정하여 출력한다.
그리고 제 1 가산부(235)는 상기 제 1 및 제 2 오프셋 조정부(232)(234)의 신호를 가산하여 그 결과 신호()를 출력한다.
이에 따라 제 2 가산부(240)는 상기 기준 신호 발생부(230)에서 바이패스된 신호()와 상기 기준 신호 발생부(230)에서 발생된 기준 신호()를 가산하여 그 결과 신호()를 출력한다.
여기서 상기 제 2 가산부(240)의 결과 신호()는 도 5 에 도시된 바와 같이 c-d가 된다.
따라서 에러가 없다면 A로 표시된 영역과 B로 표시된 영역의 면적이 같아야 한다.
이어 제 4 혼합부(250)는 상기 제 2 가산부(240)에서 가산된 신호()와 스텝 조정 계수()를 혼합하여 그 결과 신호()를 출력한다.
그러면 제 5 혼합부(260)는 상기 제 4 혼합부(250)에서 혼합된 신호()와 상기 제 2 펄스 슬리밍 등화부(210)의 'a'점의 신호를 혼합하여 그 결과 신호()를 출력한다.
이에 따라 제 1 적분부(270)는 상기 제 5 혼합부(260)에서 혼합된 신호를 적분하여 상기 제 2 펄스 슬리밍 등화부(210)내 제 1 증폭부(213)의 'c' 점에 들어가는 신호의 크기를 조절한다.
또한 본 발명에 따른 적응형 등화장치의 다른 실시예에 대하여 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
먼저, 제 3 펄스 슬리밍 등화부(310)는 재생되는 신호에 포함된 왜곡을 보상하여 그 결과 신호를 출력한다.
즉 제 3 펄스 슬리밍 등화부(310)내 제 6 지연부(311)는 상기 재생되는 신호를 일정 시간 지연시켜 제 2 증폭부(313)의 'b'의 점으로 출력한다.
그리고 제 6 혼합부(312)는 상기 재생되는 신호와 제 2 적분부(360)의 신호를 혼합하여 출력한다.
이에 따라 제 1 증폭부(313)는 상기 제 6 혼합부(312)에서 혼합된 신호와 상기 제 2 지연부(211)에서 지연된 신호를 차동 증폭하여 출력한다.
그러면 제 7 지연부(320)는 상기 제 3 펄스 슬리밍 등화부(310)에서 왜곡 보상된 신호를 일정 시간 지연시켜 그 결과 신호()를 출력한다.
이에 따라 아날로그/디지털 변환부(330)는 상기 제 7 지연부(320)에서 일정 시간 지연된 신호()를 디지털 신호로 변환하여 그 결과 신호()를 출력한다.
그러면 제어신호 발생부(340)는 상기 아날로/디지털 변환부(330)에서 변환된 디지털 신호를 처리하여 제어신호를 발생한다.
즉 제어 신호 발생부(340)내 3-레벨 결정부(341)는 상기 아날로그/디지털 변환부(330)에서 변환된 디지털 신호()의 레벨을 검출하여 3-레벨 양자화값을 결정하여 그 결과 신호(a^n)를 출력한다.
여기서 상기 아날로그/디지털 변환부(330)의 출력 신호()이 8비트라면 3-레벨 결정부(341)에서 2, 0, -2는 하기한 바과 같이 정의 된다.
2 : 1101 0101
0 : 1000 0000
-2 : 0010 1010
그리고 3-레벨 값을 얻기 위한 문턱값인 상위 한계(Upper Limit)와 하위 한계(Lower Limit) 및 제로(Zero)값은 각각 다음과 같이 정의한다.
Upper Limit : 1010 1010
Zero : 1000 0000
Lower Limit : 0101 0101
따라서 3-레벨 결정부(241)는 상기 아날로그/디지털 변환부(330)의 출력신호()에 대해 문턱값(threhold)을 걸어 결정하는 원리는 다음과 같다.
상기 3-레벨 결정부(341)에서 결정된 출력 데이터는 기준신호로서 제 3 가산부(342)로 출력된다.
그리고 제 3 가산부(342)는 상기 아날로그/디지털 변환부(330)에서 변환된 디지털 신호()와 3-레벨 결정부(341)에서 결정된 3-레벨 신호(a^n)를 가산하여 그 결과 신호()를 출력한다.
아울러 제 8 지연부(343)는 상기 3-레벨 결정부(341)에서 결정된 3-레벨 신호(a^n)를 일정 시간 지연시켜 출력한다.
이어 제 9 지연부(344)는 상기 제 8 지연부(343)에서 지연된 신호를 재차 일정 시간 지연시켜 출력한다.
그러면 제 4 가산부(345)는 상기 3-레벨 결정부(341)의 신호(a^n)와 제 9 지연부(344)의 신호를 가산하여 그 결과 신호()를 출력한다.
여기서 제 4 가산부(345)의 결과 신호()를 구하기 위한 진리표는 하기한 표 1 에 도시된 바와 같은 신호를 출력한다.
3-레벨 결정부의 출력 제 9 지연부의 출력 제 4 가산부의 출력
111111100010010 110101111010100 111011111001000
dfn en out
1110011100 111000 1110001011
이에 따라 제 7 혼합부(346)는 상기 제 3 가산부(342)의 신호(a^n)와 제 4 가산부(345)의 신호()를 혼합하여 그 결과 신호를 출력한다.
여기서 제 7 혼합부(346)의 결과 신호를 구하기 위한 진리표는 상기한 표 2 에 도시된 바와 같은 신호를 출력한다.
즉 도 7 에 도시된 바와 같이 제어부(346a)는 상기 표 2 에 도시된 바와 같이 상기 제 3 가산부(342)의 신호(a^n)와 제 4 가산부(345)의 신호()을 연산하여 그 결과 11이면 +1, 10이면 0, 0이면 -1으로 판단한다.
이것은 출력이 +1이면 에러() +1이면 +방향으로 에러가 발생한 것이고, 0이면 에러가 없다는 것이고, -1이면 에러가 -방향으로 발생한 것을 의미한다.
아울러 제어부(346a)는 상기 +1, 0, -1의 3종류에 상응하는 트리스테이트 인에이블(Tristare Enable) 신호와 제어신호를 출력한다.
그러면 3-상태 버퍼(346b)는 상기 제어부(346a)의 신호에 따라 신호를 출력한다.
즉 3-상태 버퍼(346b)는 상기 제어부(346a)의 신호가 11이면 트리스테이트 인에이블 신호는 인에이블, 제어신호는 하이(+1)이면 하이 신호를 출력하고, 10이면 트리스테이트 인에이블 신호는 디스에이블(Disable)이면 제어신호에 관계없이 출력 상태는 하이 임피이던스(High Impedance)가 된다.
아울러 3-상태 버퍼(346b)는 상기 제어부(346a)의 신호가 0이면 트리스테이트 인에이블 신호는 인에이블, 제어신호는 로우(-1)이면 로우 신호를 출력한다.
그러면 제 8 혼합부(350)는 상기 제어신호 발생부(340)에서 발생되 제어신호와 스텝 조정 계수()를 혼합하여 그 결과 신호를 출력한다.
여기서 상기 스텝 조정 계수()를 혼합하는 과정은 저항을 이용한 감쇠기로서 구현이 가능하다.
이에 따라 제 2 적분부(260)는 상기 제 8 혼합부(350)에서 혼합된 신호를 적분하여 상기 제 3 펄스 슬리밍 등화부(310)내 제 1 증폭부(313)의 'c' 점에 들어가는 신호의 크기를 조절한다.
이상에서 설명한 바와 같이 본 발명에 따른 적응형 등화장치는 서로 다른 채널에 대해 시스템의 성능을 효과적으로 만족시키도록 성능을 개선하고 적응시 걸리는 수렴시간을 단축시킴으로써 성능 열화를 방지할 수 있는 효과가 있다.

Claims (6)

  1. 제 1 펄스 슬리밍 등화부와 제 3 지연부를 구비한 적응형 등화장치에 있어서,
    상기 제 1 펄스 슬리밍 등화부에서 왜곡 보상된 신호 또는 제 3 지연부에서 일정 시간 지연된 신호를 스위칭하는 스위칭수단과;
    상기 스위칭수단의 스위칭에 따라 상기 제 3 지연부의 신호로부터 에러를 추출하는 에러 신호 추출수단과;
    상기 제 1 펄스 슬리밍 등화부의 신호와 에러 신호 추출수단에서 추출된 에러 신호의 계수를 계산한 후 이에 따라 업데이트하는 계수 계산 및 업데이트수단을 포함하여 구성된 것을 특징으로 하는 적응형 등화장치.
  2. 제 2 펄스 슬리밍 등화부와 제 5 지연부를 구비한 적응형 등화장치에 있어서,
    상기 제 5 지연부에서 일정 시간 지연된 신호를 바이패스시키나 상기 지연된 신호를 신호처리하여 기준 신호를 발생하는 기준 신호 발생수단과;
    상기 기준 신호 발생수단에서 바이패스된 신호와 상기 기준 신호 발생수단에서 발생된 기준 신호를 가산하는 제 2 가산수단과;
    상기 제 2 가산수단에서 가산된 신호와 스텝 조정 계수를 혼합하는 제 4 혼합수단과;
    상기 제 4 혼합수단에서 혼합된 신호와 상기 제 2 펄스 슬리밍 등화부의 신호를 혼합하는 제 5 혼합수단과;
    상기 제 5 혼합수단에서 혼합된 신호를 적분하는 제 1 적분수단을 포함하여 구성된 것을 특징으로 하는 적응형 등화장치.
  3. 제 2 항에 있어서,
    상기 기준 신호 발생수단은
    상기 제 5 지연부에서 지연된 신호를 바이패스시키거나 상기 지연된 신호와 상위 문턱값(Upper threshold)을 비교하는 제 1 비교부와;
    상기 제 1 비교부의 신호를 일정 레벨의 오프셋으로 조정하는 제 1 오프셋 조정부와;
    상기 지연된 신호와 하위 문턱값(Lower threshold)을 비교하는 제 2 비교부와;
    상기 제 2 비교부의 신호를 일정 레벨의 오프셋으로 조정하는 제 2 오프셋 조정부와;
    상기 제 1 및 제 2 오프셋 조정부의 신호를 가산하는 제 1 가산부를 포함하여 구성된 것을 특징으로 하는 적응형 등화장치.
  4. 제 3 펄스 슬리밍 등화부와 제 7 지연부를 구비한 적응형 등화장치에 있어서,
    상기 제 7 지연부에서 일정 시간 지연된 신호를 디지털 신호로 변환하는 아날로그/디지털 변환수단과;
    상기 아날로/디지털 변환수단에서 변환된 디지털 신호를 처리하여 제어신호를 발생하는 제어신호 발생수단과;
    상기 제어신호 발생수단에서 발생되 제어신호와 스텝 조정 계수를 혼합하는 제 8 혼합수단과;
    상기 제 8 혼합수단에서 혼합된 신호를 적분하는 제 2 적분수단을 포함하여 구성된 것을 특징으로 하는 적응형 등화장치.
  5. 제 4 항에 있어서,
    상기 제어 신호 발생부는
    상기 아날로그/디지털 변환부에서 변환된 디지털 신호의 레벨을 검출하여 3-레벨을 결정하는 3-레벨 결정부와;
    상기 상기 아날로그/디지털 변환부에서 변환된 디지털 신호와 3-레벨 결정부에서 결정된 3-레벨 신호를 가산하는 제 3 가산부와;
    상기 3-레벨 결정부에서 결정된 3-레벨 신호를 일정 시간 지연시켜 출력하는 제 8 지연부와;
    상기 제 8 지연부에서 지연된 신호를 재차 일정 시간 지연시켜 출력하는 제 9 지연부와;
    상기 3-레벨 결정부의 신호와 제 9 지연부의 신호를 가산하는 제 4 가산부와;
    상기 제 3 가산부의 신호와 제 4 가산부의 신호를 혼합하는 제 7 혼합부를 포함하여 구성된 것을 특징으로 하는 적응형 등화장치.
  6. 제 5 항에 있어서,
    상기 제 7 혼합부는
    상기 제 3 가산부의 신호와 제 4 가산부의 신호에 따라 제어신호와 3-상태 신호를 출력하는 제어부와;
    상기 제어부의 제어신호와 3-상태 신호에 따라 3-상태 버퍼링된 신호를 출력하는 3-상태 버터를 포함하여 구성된 것을 특징으로 하는 적응형 등화장치.
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