KR19990064239A - 전압 제어 발진기용 트림가능한 다단자 캐패시터 - Google Patents

전압 제어 발진기용 트림가능한 다단자 캐패시터 Download PDF

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KR19990064239A
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알린 마이클
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에를링 블로메, 타게 뢰브그렌
텔레폰아크티에볼라게트 엘엠 에릭슨
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    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
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Abstract

본 발명은 트림가능한 다단자 캐패시터(202)를 제공한다. 다단자 캐패시터(202)는 복수의 캐패시터(C1, C2)를 공통 단자를 갖는 캐패시터 각각으로써 구비한다. 캐패시터는 그 상부 표면상에 배치된 전도 재료(212)의 공통판과, 그 하부 표면상에서 배치된 전도 재료(214, 216)의 복수의 분리판을 갖는 유전체 재료(210)층상에서 형성된다. 각 캐패시터들의 캐패시턴스값은 빽빽한 허용 오차에 분리해서 동조할 수 있다. 캐패시터는 전압 제어 발진기(VC0)(200)에서 특히 사용하기에 알맞게 되어 복수의 장치를 공진기(204)에 결합한다.

Description

전압 제어 발진기용 트림가능한 다단자 캐패시터
전자 기술의 진보는 매우 복잡한 기능을 증가시켜 수행할 수 있는 적은 전자 장치를 증가시키는 결과를 가져온다. 상기 진보를 명백하게 하는 하나의 영역은 통신 영역이다. 통신 전자 장치의 소형화는 시스템 설계자로 하여금 매우 복잡한 시스템을 적고 가벼운 설비를 사용해서 설계하도록 허여한다. 상기 결과는 전세계적인 셀룰러 확대 및 관련된 통신 시스템에서 보여진다.
현대의 설비에서 사용된 전자 회로는 정확하고 적은 캐패시턴스 값을 요구한다. 상기 회로 형태의 예는 전압 제어 발진기(VCO)이다. VCOs는 통신 설비용 송신기 및 수신기용 무선 주파수(RF)를 발생시키기 위해 사용된다. VCO는 모듈의 부분으로서 공진기 및 결합 캐패시터를 포함하는 VCO 모듈을 통상적으로 구비한다. VCO에서 2개 이상의 불연속 결합 캐패시터는 공진기의 출력 단자를 회로의 나머지 소자에 결합할 필요가 있다. 통상적으로 공진기는 바랙터 다이오드 및 트랜지스터에 결합되고, 바랙터 다이오드 및 트랜지스터는 회로의 나머지 소자에 연결된다.
VCO 모듈의 제조동안 발진 회로를 올바른 동작 상태로 동조하는 것이 필요하다. 모듈을 동조하기 위해, 결합 캐패시터의 캐패시턴스 값이 조절되야 한다. 불연속 캐패시터에서 그것은 어려운 과정이다. 회로가 조립되기전에 캐패시터는 주의깊게 측정 및 선택되야 한다. 1pF보다 적은 통상적인 VCO 응용기기에서 사용된 적은 값에서, 캐패시터는 +/-0.1pF까지의 허용 오차값을 갖는다. 0.2pF의 캐패시터가 필요로 되면, 상기 허용 오차 레벨은 캐패시터 값으로 하여금 0.1 내지 0.3pF로 되도록 허여한다. 상기 레벨 허용 오차는 회로 성능에 임계적으로 영향을 미칠 수 있는 +/-50% 일탈이다. 부가적으로, 2개의 불연속 캐패시터는 순수하게 용량성만으로 되지 않으나 회로에서 더 복잡한 효과를 갖는다.
도 1은 전압 제어 발진기(VCO) 회로(100)에서 공진기(104)를 연결하는 종래의 기술을 예시한다. 공진기(104)의 출력 단자(102)는 점(112, 114 및 116)에서 캐패시터(106 및 108)에 연결된다. 발진기 회로(100)용 바랙터 다이오드 및 트랜지스터(도시 안된)는 점(120 및 118) 각각에서 캐패시터(106 및 108)에 연결된다. 2개의 불연속 캐패시터(106 및 108)는 회로(100)에 연결하기 위해 각기 2개의 납땜 점을 요구한다. 상기 납땜점은 표류 인덕턴스 및 저항 손실을 회로로 발생시킨다. 또한, 캐패시턴스는 회로에서 부가적인 손실을 더하는 장치 패키징에서 표류 인덕턴스 및 저항 손실을 포함하는 복잡한 소자 모델을 갖는다. 상기 결과는 공진기를 회로에 결합하기 위한 Q값을 저하시킨다. Q는 1/(2πfcCRs)로서 정의되고 fc는 회로의 동작 주파수이고, C는 캐패시터의 캐패시턴스이고, RS는 캐패시터의 등가 직렬 저항이다. 낮은 Q값은 회로내에서 바람직하지 않은 손실을 야기하고 신호를 고주파수에서 VCO의 잡음 성능에 효과를 낸다. 상기 효과는 1GHZ 이상의 주파수에서 더 발생된다. 또한, 불연속 캐패시터가 사용될 때, 2개의 분리된 캐패시터를 사용해서 결과적으로 신호 경로를 더 길게 함으로써 야기된 송신 위상 일탈이 존재한다.
상기 때문에, 일단 캐패시터(106 및 108)가 회로(100)로 측정, 선택 및 납땜되면, 실제 내부 회로 캐패시턴스값은 특정한 응용에 대해 수락가능하지 않다. 특정된 주파수 대역내의 최적 성능에 대해 도 1의 VCO(100)를 동조시키기 위해, 발진기 파라미터는 조립후 동조되야 한다. VCO는 재료를 공진기(104)로부터 멀리 핸드 스크래칭함으로써 또는 캐패시터(106 및 108)값을 변화시킴으로써 동조될 수 있다. 공진기(104)로부터 멀리 있는 스크래칭 재료는 재료가 제거되는 곳에 따라 VCO의 동작 주파수 범위를 상하로 시프트시킨다. 캐패시터(106)값을 변화시키는 것은 캐패시턴스 변화가 증가 또는 감소하는 것에 따라 동작 주파수를 상하로 시프트하고, 동작가능한 주파수 대역을 넓히거나 좁히는 효과를 모두 갖는다. 캐패시터(108)의 값을 변화시키는 것은 캐패시턴스의 변화가 증가 또는 감소하는지에 따라 Q값을 낮추거나 VCO의 발진 특성을 변화시키는 효과를 갖는다.
캐패시터(106)값은 바랙터의 캐패시티브 결합을 공진기(104)에 결정시킨다. 캐패시터(106)용 캐패시턴스값을 증가시키는 것은 바랙터의 총 캐패시티브 결합을 공진기(104)에 증가시킨다. 바랙터용 총 캐패시티브 결합을 높히는 것은 동작 주파수값을 감소시키고 VCO가 동조되는 주파수 대역폭을 증가시킨다. 캐패시터(106)용 캐패시턴스값을 감소시키는 것은 바랙터의 총 캐패시티브 결합을 공진기(104)에 감소시킨다. 바랙터용 총 캐패시티브 결합을 낮히는 것은 동작 주파수값을 증가시키고 VCO가 동조되는 주파수 대역폭을 감소시킨다.
캐패시터(108)값은 공진 회로의 캐패시티브 결합을 공진기 트랜지스터에 결정시키고, 그러므로, 공진 회로의 Q값을 결정시킨다. 캐패시터(108)용 캐패시턴스값을 증가시키는 것은 회로용 Q값을 낮추고, 그러므로 신호 대 잡음비(C/N)를 낮춘다. 캐패시터(108)용 캐패시턴스값을 감소시키는 것은 공진 회로의 캐패시티브 결합을 트랜지스터에 감소시킨다. 캐패시티브 결합이 너무 낮으면, VCO는 공진기 트랜지스터에 대한 낮은 피드백 때문에 발진하지 못한다.
상기 때문에, VCO를 동조할 때 VCO가 동작하거나 회로의 Q값을 동조시키는 주파수 대역폭을 조절하기 위해 캐패시터(106 및 108)값을 변화하는 것이 필요하다. 캐패시터(106 및 108) 등의 캐패시터의 대체는 시간 소비하고 어렵다. 또한, 다른 값의 대체 캐패시터의 효과를 결정하는 것이 어렵다. 대체 캐패시터가 존재하는 캐패시터의 표류 인덕턴스 및 저항 손실을 대체 캐패시터의 표류 인덕턴스 및 저항 손실로써 대체하는 새로운 납땜을 요구하기 때문에, 대체 캐패시터의 내부 회로 캐패시턴스값은 그 예측값으로부터 상당히 변화할 수 있었다.
캐패시터가 정교한 설계 허용 오차의 적은 캐패시턴스값을 갖도록 하는 장점을 구비하고, 그 캐패시턴스값은 높은 RF 주파수에 동조할 수 있다. 상기 캐패시터가 회로에 있는 동안 쉽고 정확하게 동조할 수 있고 최소의 납땜점수 및 최소의 리드 길이로써 사용될 수 있으면 부가적인 장점을 구비함으로써, 더 높은 Q값 및 낮은 위상 일탈을 구비한다. 또한, 캐패시터가 제조 및 포장하기가 상대적으로 쉽다면 유리하다.
본 발명은 캐패시터 및 특히 전압 제어 발진기(VC0)로써 사용하는 트림가능한 다단자 캐패시터에 관한 것이다.
도 1은 공진기를 전압 제어 발진기 회로에 연결하는 종래 기술의 예시도.
도 2는 공진기를 전압 제어 발진기 회로에 결합하기 위해 본 발명에 따른 트림가능한 다단자 캐패시터의 사용 예시도.
도 3은 본 발명에 따른 트림가능한 다단자 캐패시터의 상부도.
도 4는 본 발명에 따른 트림가능한 다단자 캐패시터의 하부도.
본 발명은 무선 주파수(RF) 회로에서 사용하는 트림가능한 다단자 캐패시터를 제공한다. 다단자 캐패시터는 불연속 캐패시터를 사용하는 것과 관련된 문제를 방지하는 동안 적은 캐패시턴스값의 복수의 캐패시터를 구비한다. 캐패시터는 회로 조립후 회로에 있는 동안 쉽게 동조할 수 있고, RF 응용기기에 대해 요구된 정교한 허용 오차에 동조된다. 캐패시터가 소정의 특정 응용 범위내에서 동조할 수 있도록 제조될 수 있기 때문에, 그 범위는 충분히 넓혀져서 회로를 동조시키기 위해 캐패시터를 대치할 필요가 없다. 다단자 캐패시터의 사용은 최소의 납땜점수를 요구하고 리드 길이를 감소시켜서 결과적으로 Q값이 더 높아지고 회로내의 손실을 감소시킨다.
다단자 캐패시터는 복수의 캐패시터를 구비하고, 각 캐패시터의 한 단자는 공통이다. 캐패시터는 그 상부 표면상에서 배치된 전도 재료의 공통판 및 그 하부 표면상에 배치된 전도 재료의 복수의 분리판을 갖는 유전체 재료층상에 형성된다. 유전체 재료의 하부 표면상에서 전도 재료의 분리판은 캐패시터의 공통 단자를 형성한다. 분리판 각각은 캐패시터들중 하나의 나머지 단자를 형성한다.
각 캐패시턴스의 캐패시턴스값은 빽빽한 허용 오차에 분리해서 동조할 수 있다. 그 동조는 동조하기 바라는 캐패시터의 분리판을 유전체층에 걸쳐 직접 대향하는 공통 전도판 부분으로부터 재료를 제거함으로써 행해진다. 공통 전도판은 동조를 목적으로 제거되는 캘리브레이트된(calibrated) 트리밍 탭을 포함한다.
캐패시터는 복수의 장치를 공진기에 결합하기 위해 전압 제어 발진기(VCO)에서 사용될 수 있다. 결합은 다단자 캐패시터의 공통 단자를 공진기 단말기에 및 각 캐패시터의 나머지 단자를 그 장치들중 하나에 연결함으로써 수행된다. 캐패시터의 단자는 VCO 트랜지스터에 연결되고 나머지 캐패시터의 단자는 VCO 바랙터에 연결된다.
도 2는 전압 제어 발진기(voltage controlled oscillator; VCO) 회로내에서 실행된 본 발명에 따른 트림(trim)가능한 다단자 캐패시터를 예시한다. VCO 회로(200)는 다단자 캐패시터(202) 및 세라믹 공진기(204)를 구비한다. 세라믹(202) 공진기(204)는 중앙 단자(206) 및 케이싱(208)을 구비한다. 캐패시터(202)는 유전체층(210)과, 그 유전체층(210)의 상부 표면(218)상에 배치된 공통 전도판(212)과, 유전체층(210)의 하부 표면(도시 안된)상에 배치된 2개의 분리된 전도판(214 및 216)(점선으로 도시된)을 구비한다. 다단자 캐패시터(202)는 공진기(204)를 VCO 회로에서 바랙터 다이오드(도시 안된) 및 트랜지스터(도시 안된)에 결합하기 위해 사용된다. 그 결합을 실행하기 위해, 캐패시터(202)는 단자(206)를 공통판(212)에 연결하고, 유전체층(210)의 하부 표면상에서 2개의 전도판(214 및 216)의 각각을 바랙터 다이오드 및 트랜지스터 각각에 연결함으로써 세라믹 공진기(204)의 중앙 단자(206)에 연결된다.
도 3 및 4는 본 발명에 따라 트림가능한 다단자 캐패시터(202)의 실시예의 각 상면도 및 하면도를 예시한다. 캐패시터(202)는 유전체층(210)과, 공통 전도판(212)과, 2개의 분리된 전도판(214 및 216)을 구비한다. 공통 전도판(212)은 유전체층(210)의 상부 표면(218)상에서 배치된다(도 3). 전도판(214 및 216)은 서로 접촉하지 않기 위해 유전체(210)의 하부 표면(220)상에서 배치된다(도 4). 전도판(214 및 216)은 각 판(214 및 216)의 영역을 정렬하는 전도판(212)의 부분으로써 2개의 캐패시터(C1 및 C2) 각각을 형성한다. 전도판(212)은 2개의 캐패시터에 공통인 단자를 구비한다. 유전체층(210)은 Al2O3를 예로 하는 알맞은 유전체 재료형태를 구비한다. 전도판(212, 214 및 216)은 Ag를 예로 하는 알맞은 전도 재료이다.
유전체층(210)은 정확하고 일정한 두께로써 구성되고 전도판(212, 214 및 216)의 표면 영역은 정확하게 형성되고, 캐패시턴스(C1 및 C2)는 낮은 설계 허용오차로써 구성될 수 있다.
전도판(212)은 캐패시터(C1 및 C2) 각각을 소망된 캐패시턴스 값으로 동조시키기 위해 선택적으로 제거될 수 있는 복수의 탭(222, 224, 226, 228, 230, 232 및 234)를 구비한다. 탭(222, 224, 226 및 228)은 C1값을 동조시키기 위해 제거되고 탭(230, 232 및 234)는 C2값을 동조시키기 위해 제거된다. 탭(222, 224, 226 및 228)은 C1값을 감소시킴으로써 C2의 동조를 같은 증분으로써 허여하기 위해 계산되는 각각의 표면 영역이다. 탭은 예를 들어 절단 도구로써 핸드트리밍함으로써 또는 레이져 트리밍에 의해 제거된다.
도 2에 도시된 응용에서, 1800-2000MHZ의 PCS 주파수에서 사용하는 트림가능한 다단자 캐패시터는 .6pF 및 .3pF 각각의 초기 캐패시턴스(C1 및 C2)값을 가지면서 제조되었다. C1 및 C2에 대한 상기 값이 VCO 회로를 바랙터 및 발진기 트랜지스터에 대한 올바른 결합율로 동조시키기 위해 .3pF 및 .15pF까지 트림 다운된다.
도 2의 VCO에서 그 회로를 동조시키기 위해 C1 및 C2를 대치하는 것이 필요하지 않다. 또한 핸드 스크래칭에 의해 공진기를 동조하는 것이 항시 필요하지 않다. C1 및 C2의 초기값은 필요한 것보다 더 큰 값으로 세트될 수 있고, 회로 공진 주파수는 측정될 수 있고 C1 및 C2는 회로에 동조하기 위해 값을 트림 다운시킨다. 소망된 결과가 도달될 때까지 측정 및 트리밍의 과정이 반복될 수 있다. 캐패시턴스 값을 변화시킨후 측정전에 납땜이 냉각되도록 대기할 필요가 없다. VCO를 동조하는 과정이 빠르고, 작업을 줄이고 동조를 정확하게 한다. 다단자 캐패시터(202)는 테이프 및 릴에서 쉽게 패키지할 수 있는 장점을 구비한다. 테이프 및 릴을 패키지함으로써 다단자 캐패시터는 자동적으로 실장될 수 있었다.
본 발명의 동작 및 구조가 다음의 설명으로부터 명백해지고, 본원에 도시 및 설명된 발명이 특정한 실시예로서 특징지어지고, 변화 및 변경이 다음의 청구범위에서 정의했듯이 본 발명의 정신 및 범위를 벗어남이 없이 본원에서 이루어진다.

Claims (13)

  1. 다단자 캐패시터에 있어서,
    제1 및 2표면을 서로 거의 평행하게 갖는 유전체층과;
    상기 다단자 캐패시터의 단자를 구비하며 상기 제1표면상에 배치된 공통 전도판과;
    상기 제2표면상에 배치된 복수의 분리된 전도판을 구비하며,
    상기 분리 전도판 및 상기 공통 전도판은 대응하는 복수의 캐패시터를 형성하기 위해 정렬되고, 상기 분리 전도판 각각은 상기 다단자 캐패시터의 다른 단자를 구비하는 것을 특징으로 하는 다단자 캐패시터.
  2. 제1항에 있어서, 상기 분리 전도판들중 하나로써 정렬되고 상기 분리 전도판들중 하나로써 캐패시터를 형성하는 상기 공통 전도판의 각 부분내에 형성된 복수의 탭을 더 구비하며, 상기 탭은 상기 복수의 캐패시터 각각의 캐패시턴스값을 동조시키기 위해 선택적으로 제거할 수 있는 것을 특징으로 하는 다단자 캐패시터.
  3. 제2항에 있어서, 상기 공통 전도판은 제1단자를 구비하고, 상기 복수의 분리 전도판은 제2 및 3단자를 각기 구비하는 제2 및 3판을 구비하는 것을 특징으로 하는 다단자 캐패시터.
  4. 제3항에 있어서, 상기 제2판으로써 정렬되고 상기 제2판으로써 캐패시터를 형성하는 상기 제1전도판의 부분내에 형성된 상기 복수의 탭은 제1복수의 탭을 구비하고, 상기 제1복수의 탭 각각은 제1표면 영역이고, 상기 제3판으로써 정렬되고 상기 제3판으로써 캐패시터를 형성하는 상기 제1전도판의 부분내에 형성된 상기 복수의 탭은 제2복수의 탭을 구비하고, 상기 제2복수의 탭 각각은 제2표면 영역인 것을 특징으로 하는 다단자 캐패시터.
  5. 제1항에 있어서, 상기 공통 전도판은 제1단자를 구비하고, 상기 복수의 분리 전도판은 제2 및 3단자를 각기 구비하는 제2 및 3판을 구비하는 것을 특징으로 하는 다단자 캐패시터.
  6. 전압 제어 발진기 회로에 있어서,
    전압 제어 발진기 회로는,
    출력 단자를 갖는 공진기와;
    다단자 캐패시터를 구비하며,
    상기 다단자 캐패시터는,
    제1 및 2표면을 서로 거의 평행하게 갖는 유전체층과;
    상기 제1표면상에 배치된 공통 전도판을 구비하며,
    상기 공통 전도판은,
    상기 공진기의 상기 출력 단자에 연결되는 상기 다단자 캐패시터의 단자와; 상기 제2표면상에 배치된 복수의 분리 전도판을 구비하며,
    상기 분리 전도판 및 상기 공통 전도판은 대응하는 복수의 캐패시터를 형성하기 위해 정렬되고, 상기 분리 전도판 각각은 상기 다단자 캐패시터의 다른 단자를 구비하는 것을 특징으로 하는 전압 제어 발진기 회로.
  7. 제6항에 있어서, 상기 분리 전도판들중 하나로써 정렬되고 상기 분리 전도판들중 하나로써 캐패시터를 형성하는 상기 제1판의 각 부분내에 형성된 복수의 탭을 더 구비하며, 상기 탭은 상기 복수의 캐패시터 각각의 캐패시턴스값을 동조시키기 위해 선택적으로 제거할 수 있는 것을 특징으로 하는 전압 제어 발진기 회로.
  8. 제7항에 있어서, 상기 공통 전도판은 제1단자를 구비하고, 상기 복수의 분리 전도판은 제2 및 3전도판을 구비하고 상기 제2 및 3분리 전도판은 제2 및 3단자 각각을 구비하는 것을 특징으로 하는 전압 제어 발진기 회로.
  9. 제8항에 있어서, 상기 제2판으로써 정렬되고 상기 제2판으로써 캐패시터를 형성하는 상기 제1전도판의 부분내에 형성된 상기 복수의 탭은 제1복수의 탭을 구비하고, 상기 제1복수의 탭 각각은 제1표면 영역이고, 상기 제3판으로써 정렬되고 상기 제3판으로써 캐패시터를 형성하는 상기 제1전도판의 부분내에 형성된 상기 복수의 탭은 제2복수의 탭을 구비하고, 상기 제2복수의 탭 각각은 제2표면 영역인 것을 특징으로 하는 전압 제어 발진기 회로.
  10. 제6항에 있어서, 상기 공통 전도판은 제1단자를 구비하고, 상기 복수의 분리 전도판은 제2 및 3전도판을 구비하며 상기 제2 및 3분리 전도판은 제2 및 3단자 각각을 구비하는 것을 특징으로 하는 전압 제어 발진기 회로.
  11. 다단자 캐패시터에 있어서,
    제1 및 2표면을 서로 거의 평행하게 갖는 유전체층과;
    상기 제1표면상에 배치되고 제1표면 영역을 갖는 제1전도판과;
    상기 제1표면상에 배치되고 제2표면 영역을 갖고 상기 제1전도판으로부터 분리되며 상기 제1전도판과 비접촉하는 제2전도판과;
    상기 제2표면상에 배치되고 결합된 상기 제1 및 2표면 영역보다 더 큰 제3표면 영역을 갖는 제3전도판을 구비하며,
    상기 제1전도판은 상기 제3전도판의 제1부분과 정렬하여 제1캐패시터를 형성하고, 상기 제2전도판은 상기 제3전도판의 제2부분과 정렬하여 제2캐패시터를 형성하는 것을 특징으로 하는 다단자 캐패시터.
  12. 제11항에 있어서, 상기 제1전도판의 상기 제1부분내에 형성된 제1복수의 탭과;
    상기 제2전도판의 상기 제2부분내에 형성된 제2복수의 탭을 구비하며,
    상기 제1 및 2복수의 탭들중 각 탭이 상기 제1 및 2캐패시터값을 동조시키기 위해 선택적으로 제거될 수 있는 것을 특징으로 하는 다단자 캐패시터.
  13. 제12항에 있어서, 상기 제1복수의 탭들은 같은 제1표면 영역에 있고, 상기 제2복수의 탭들은 같은 제2표면 영역에 있는 것을 특징으로 하는 다단자 캐패시터.
KR1019980702726A 1995-10-17 1996-09-30 전압 제어 발진기용 트림가능한 다단자 캐패시터 KR19990064239A (ko)

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