KR19990062004A - 반도체 메모리 장치의 전력 검출회로 - Google Patents
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Abstract
본 발명은 반도체 메모리 장치의 전력 검출회로에 관한 것으로서, 특히 기판 바이어스 전압에 응답하는 출력 신호를 출력하는 전압 검출 구동부와, 전압 검출 구동부의 출력신호를 입력받아 안정한 레벨 상태로 유지하도록 노이즈를 제거하는 노이즈 제거부와, 전원 전압을 감지하여 기준 레벨 이하이면 노이즈 제거부로부터 출력된 신호를 전력 공급 무 신호로 강제 변환하는 전원 전압 감지부와, 노이즈 제거부로부터 출력된 신호를 버퍼링하여 전력 전압 공급의 유무에 응답하는 출력신호를 출력하는 출력부를 구비하는 것을 특징으로 한다. 따라서, 본 발명은 전원 전압의 상태를 감지하는 제어 회로를 추가해서 메모리 장치가 안정한 공급 전압 상태에서 동작하도록 제어하므로써 오동작을 미연에 방지할 수 있다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 DRAM(Dynamic Random Access Memory) 장치의 전력 공급이 안정된 상태인지를 검출하는 반도체 메모리 장치의 전력 검출회로에 관한 것이다.
일반적으로 DRAM는 1개의 트랜지스터와 1개의 커패시터로 이루어져 있는데, 이것은 커패시터에 정보를 축적하는 방식으로 데이터의 기록이 가능하다. 또한, DRAM 장치는 전원 공급이 중단되면 기록된 데이터를 손실하는 휘발성이기 때문에 기록된 데이터를 계속 유지하기 위해서 주기적인 리프레쉬가 필요하다.
이러한 특성을 가지는 DRAM 장치는 전력 공급을 받는데 있어서, 전력 공급이 안정한 상태인지를 검출하는 전력 검출회로를 추가적으로 구비하고 있다.
도 1은 종래 기술에 의한 반도체 메모리 장치의 전력 검출회로를 나타낸 회로도로써, 이를 참조하면 전력 검출회로는 전원 전압(Vcc) 및 기판 바이어스 전압(Vbb)을 입력받아 검출 전압을 출력하는 전압 검출 구동부(10)와, 전압 검출 구동부(10)의 출력신호를 입력받아 입력된 신호를 안정한 출력 레벨 상태로 유지하도록 하는 노이즈 제거부(20)와, 노이즈 제거부(20)로부터 출력된 신호를 버퍼링하여 전력 전압 공급의 유무에 응답하는 출력신호를 출력하는 출력부(30)로 구성된다.
상기 전압 검출 구동부(10)는 전원 전압(Vcc)을 공급받는 드레인, 접지와 연결된 게이트 및 소스를 가지는 제 1 트랜지스터(Q1)와, 제 1 트랜지스터(Q1)의 소스에 연결된 드레인, 접지에 연결된 게이트 및 기판 바이어스 전압(Vbb)을 공급받는 소스를 가지는 제 2 트랜지스터(Q2)와, 제 1 및 제 2 트랜지스터(Q1,Q2)의 연결 노드에 연결된 제 1 인버터(I1)를 가진다.
상기 노이즈 제거부(20)는 전원 전압(Vcc)을 공급받는 드레인, 접지와 연결된 게이트 및 소스를 가지는 제 3 트랜지스터(Q3)와, 제 3 트랜지스터(Q3)의 소스와 접지 사이에 연결된 커패시터(C)와, 제 3 트랜지스터(Q3)와 커패시터(C)의 연결 노드에 연결된 제 2 인버터(I2)를 가진다.
상기 출력부(30)는 노이즈 제거부(20)의 출력단에 차례로 직렬 연결된 제 3 및 제 4 인버터(I3,I4)를 가진다.
상기와 같이 구성된 종래 기술에 의한 전력 검출회로는 전압 검출 구동부(10)의 기판 바이어스 전압(Vbb)이 특정값, 예컨대 -1V에 도달하면 DRAM이 안정한 상태인 것으로 판단하고 RAS(Row Address Storbe) 버퍼 등을 동작시켜 DRAM의 동작하도록 하고 있다. 전압 검출 구동부(10)의 제 1 트랜지스터(Q1)는 게이트가 접지에 연결되어 있기 때문에 항상 턴온 상태에 있으며, 제 2 트랜지스터(Q2)는 게이트가 접지에 연결되어 있기 때문에 소스에 인가되는 기판 바이어스 전압(Vbb)이 음의 값을 가져야만 턴온된다. DRAM 장치에 전원 전압(Vcc)이 인가되면 기판 바이어스 전압(Vbb)을 발생하는 펌프가 동작하여 기판 바이어스 전압(Vbb) 레벨을 -1.0V로 하여 전압 검출 구동부(10)를 구동시킨다. 이에 제 1 인버터(I1)는 제 1 및 제 2 트랜지스터(Q1,Q2)가 연결된 노드(N1)의 전위가 기준 입력 레벨보다 높은 값이 입력되면 하이 레벨의 출력신호를 내보낸다. 노이즈 제거부(20)는 전압 검출 구동부(10)로부터 출력된 하이 레벨의 출력신호를 입력받는 제 2 인버터(I2)를 통해서 로우 레벨의 출력신호를 출력하고, 이 신호는 제 3 트랜지스터(Q3)를 구동시켜 공급되는 전원 전압을 커패시터(C)로 충전시킨다. 이때, 상기 제 3 트랜지스터(Q3)와 커패시터(C)는 노이즈가 있어도 출력부(30)의 출력신호( )의 값이 변화하지 않도록 전압 레벨을 조정하는 역할을 한다. 그리고, 출력부(30)는 상기 노이즈 제거부(20)로부터 출력된 로우 레벨의 출력신호를 입력받아 제 3 및 제 4 인버터(I3,I4)를 통해서 로우 레벨의 출력신호( )를 출력한다. 이에 따라 메모리 장치는 전력 검출회로를 통해서 출력되는 출력신호( )의 로우 레벨에 따라 전력을 공급하게 된다.
상기와 같은 동작을 하는 전압 검출 구동부(10)는 처음 전원 전압(Vcc)이 인가될 경우 기판 바이어스 전압(Vbb)의 음 전위가 높지 않기 때문에 낮은 전원 전압에서 전력 공급이 안정되게 이루어지지 않아 제 1 인버터(I1)를 통해서 하이 레벨의 출력신호가 발생된다. 한편, 전압 검출 구동부(10)는 전력 공급이 이루어지면 기판 바이어스 전압(Vbb)이 일정한 값으로 유지되는 반면에 Vbb와 Vss(소스 전위) 사이에 10nF 이상의 커패시턴스가 있기 때문에 전원 전압(Vcc)이 낮아지게 된다. 이로 인해 기판 바이어스 전압(Vbb)을 공급하는 펌프가 동작하지 않아도 10nF/sec 동안 이 전압(Vbb)을 유지하게 된다. 따라서, DRAM 장치의 전력 검출회로는 낮아진 전원 전압(Vcc)에 의해 동작이 불능 상태임에도 불구하고 계속 일정 전압 레벨로 유지되는 기판 바이어스 전압(Vbb)의 값에 의해 동작 가능한 상태로 되어 오동작을 발생하는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 DRAM 전력 검출회로에 공급되는 전원 전압의 레벨이 낮아지면 회로의 작동을 오프 상태로 제어함으로써, 전력 공급 검출 동작을 안정하게 수행할 수 있는 반도체 메모리 장치의 전력 검출회로를 제공하는데 있다.
도 1은 종래 기술에 의한 반도체 메모리 장치의 전력 검출회로를 나타낸 회로도.
도 2는 본 발명에 따른 반도체 메모리 장치의 전력 검출회로를 나타낸 회로도.
도 3은 본 발명에 따른 반도체 메모리 장치의 전력 검출회로의 동작을 설명하기 위한 그래프.
*도면의 주요 부분에 대한 부호의 설명*
10: 전압 검출 구동부
20: 노이즈 제거부
30: 출력부
40: 전원 전압 감지부
상기 목적을 달성하기 위하여 본 발명의 장치는 메모리 장치의 전력 공급 유무를 검출하는 회로에 있어서, 기판 바이어스 전압에 응답하는 출력 신호를 출력하는 전압 검출 구동부; 상기 전압 검출 구동부의 출력신호를 입력받아 안정한 레벨 상태로 유지하도록 노이즈를 제거하는 노이즈 제거부; 전원 전압을 감지하여 기준 레벨 이하이면 상기 노이즈 제거부로부터 출력된 신호를 전력 공급 무 신호로 강제 변환하는 전원 전압 감지부; 및 상기 노이즈 제거부로부터 출력된 신호를 버퍼링하여 전력 전압 공급의 유무에 응답하는 출력신호를 출력하는 출력부를 구비하는 것을 특징으로 한다.
본 발명에 있어서, 상기 전압 검출 구동부는 전원 전압을 공급받는 드레인, 접지와 연결된 게이트 및 소스를 가지는 제 1 트랜지스터; 상기 제 1 트랜지스터의 소스에 연결된 드레인, 접지에 연결된 게이트 및 기판 바이어스 전압을 공급받는 소스를 가지는 제 2 트랜지스터; 및 상기 제 1 및 제 2 트랜지스터의 연결 노드에 연결된 제 1 인버터를 구비한다.
본 발명에 있어서, 상기 노이즈 제거부는 전원 전압을 공급받는 드레인, 접지와 연결된 게이트 및 소스를 가지는 제 3 트랜지스터; 상기 제 3 트랜지스터의 소스와 접지 사이에 연결된 커패시터; 및 상기 제 3 트랜지스터와 커패시터의 연결 노드에 연결된 제 2 인버터를 구비한다.
본 발명에 있어서, 상기 전원 전압 감지부는 전원 전압을 공급받는 드레인, 게이트와 소스가 공통 연결된 제 5 트랜지스터; 상기 제 5 트랜지스터의 게이트와 소스가 공통 연결된 노드에 연결된 드레인, 게이트 및 소스가 공통 연결된 제 6 트랜지스터; 상기 제 6 트랜지스터의 게이트와 소스가 공통 연결된 노드와 접지 사이에 연결된 저항; 및 상기 제 6 트랜지스터와 저항의 연결 노드에 연결된 게이트, 상기 제 3 트랜지스터와 커패시터의 연결 노드에 연결된 드레인, 접지에 연결된 소스를 가지는 제 4 트랜지스터를 구비한다.
본 발명에 있어서, 상기 출력부는 노이즈 제거부의 출력단에 차례로 직렬 연결된 제 3 및 제 4 인버터를 구비한다.
본 발명은 전원 전압 단자와 직렬로 연결된 제 5 및 제 6 트랜지스터의 문턱 전압에 의해서 턴온되는 제 4 트랜지스터와 전원 전압에 의해서 저항값이 변화하는 노이즈 제거부의 제 3 트랜지스터를 직렬로 연결하므로써, 공급되는 전원 전압의 레벨이 낮아질 경우 전원 전압 감지부가 이를 감지하여 인가되는 메모리 장치를 구동하는 소자로 전력 공급을 차단하는 신호를 강제 출력하도록 제어한다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하도록 한다.
도 2는 본 발명에 따른 반도체 메모리 장치의 전력 검출회로를 나타낸 회로도로써, 전력 검출회로는 전원 전압(Vcc) 및 기판 바이어스 전압(Vcc)을 입력받아 검출 전압을 출력하는 전압 검출 구동부(10)와, 상기 전압 검출 구동부(10)의 출력신호를 입력받아 입력된 신호를 안정한 출력 레벨 상태로 유지하도록 하는 노이즈 제거부(20)와, 상기 노이즈 제거부(20)로부터 출력된 신호를 버퍼링하여 전력 전압 공급의 유무에 응답하는 출력신호를 출력하는 출력부(30)와, 상기 노이즈 제거부(20)로부터 출력된 신호가 기준 이하이면 작동하지 않도록 제어하는 전원 전압 감지부(40)로 구성된다.
상기 전압 검출 구동부(10)는 전원 전압(Vcc)을 공급받는 드레인, 접지와 연결된 게이트 및 소스를 가지는 제 1 트랜지스터로서 P형 모스 트랜지스터(Q1)와, P형 모스 트랜지스터(Q1)의 소스에 연결된 드레인, 접지에 연결된 게이트 및 기판 바이어스 전압(Vbb)을 공급받는 소스를 가지는 제 2 트랜지스터로서 N형 모스 트랜지스터(Q2)와, P형 및 N형 모스 트랜지스터(Q1,Q2)의 연결 노드(N1)에 연결된 제 1 인버터(I1)를 가진다.
상기 노이즈 제거부(20)는 전원 전압(Vcc)을 공급받는 드레인, 접지와 연결된 게이트 및 소스를 가지는 제 3 트랜지스터로서 P형 모스 트랜지스터(Q3)와, P형 모스 트랜지스터(Q3)의 소스와 접지 사이에 연결된 커패시터(C)와, P형 모스 트랜지스터(Q3)와 커패시터(C)의 연결 노드(N2)와 전압 검출 구동부(10)의 제 1 인버터(I)에 연결된 제 2 인버터(I2)를 가진다.
상기 출력부(30)는 노이즈 제거부(20)의 제 2 인버터(I2)와 P형 모스 트랜지스터(Q3)의 연결 노드(N3)에 차례로 직렬 연결된 제 3 및 제 4 인버터(I3,I4)를 가진다.
상기 전원 전압 감지부(40)는 전원 전압(Vcc)을 공급받는 드레인, 게이트와 소스가 공통 연결된 제 5 트랜지스터로서 N형 모스 트랜지스터(Q5)와, 상기 N형 모스 트랜지스터(Q5)의 게이트와 소스가 공통 연결된 노드(N2)에 연결된 드레인, 게이트 및 소스가 공통 연결된 제 6 트랜지스터로서 N형 모스 트랜지스터(Q6)와, 상기 N형 모스 트랜지스터(Q6)의 게이트와 소스가 공통 연결된 노드(N4)와 접지 사이에 연결된 저항(R)과, N형 모스 트랜지스터(Q6)와 저항(R)의 연결 노드(N4)에 연결된 게이트, 상기 노이즈 제거부(20)의 P형 모스 트랜지스터(Q3)와 커패시터(C)의 연결 노드(N2)에 연결된 드레인, 접지에 연결된 소스를 가지는 제 4 트랜지스터로서 P형 모스 트랜지스터(Q4)를 가진다.
도 3은 본 발명에 따른 반도체 메모리 장치의 전력 검출회로의 동작을 설명하기 위한 그래프이다. 여기서, V2는 노드 N2에 걸리는 전압 크기를 나타내며, V3은 노드 N3에 걸리는 전압 크기를 나타낸 것이며, V4는 노드 N4에 걸리는 전압 크기를 나타낸 것이며, I2의 Vih 및 Vil은 로직 문턱 전압 레벨을 나타낸 것이 다.
도 3을 참조해서 상기와 같이 구성된 본 발명의 전력 검출회로 동작을 설명하면 다음과 같다.
DRAM 장치를 위한 전력 검출회로가 온 상태에 있으면 노이즈 제거부(20)의 N3 노드는 Vcc에 가까운 전압 레벨을 가진다. 이것은 노이즈 제거부(20) 내 P형 모스 트랜지스터(Q3)의 게이트, 소스간 턴온 전압(Vgs)이 온 상태이기 때문에 Vcc 전압이 인가되면 전원 전압 감지부(40) 내 P형 모스 트랜지스터(Q4)의 턴온 전압(Vgs)은 제 5 및 제 6 트랜지스터인 P형 모스 트랜지스터(Q5,Q6)에 의해서 Vcc-(Vcc-2Vt)=2Vt를 가진다. 여기서 Vt는 P형 모스 트랜지스터의 문턱전압을 나타낸 것이다. 즉, 노이즈 제거부(20)의 P형 모스 트랜지스터(Q3)의 턴온 전압(Vgs)은 전원 전압(Vcc)에 따라 변하지만, 전원 전압 감지부(40)의 P형 모스 트랜지스터(Q4)의 턴온 전압(Vgs)은 2Vt로 일정하다. 이로 인해 전원 전압(Vcc)이 낮아지면 노드 N2의 전위는 점점 높아지게 된다. 그 이유는 전원 전압(Vcc)이 낮아지면 노이즈 제거부(20)의 P형 모스 트랜지스터(Q3)의 등가저항은 점점 커지는 반면에 전원 전압 감지부(40)의 P형 모스 트랜지스터(Q4)의 등가저항은 일정하게 유지되기 때문이다.
따라서, 전원 전압이 낮아지게 되면 노드 N2의 전위가 높아지고, 이 전압은 커패시터(C)에 충전되는 것이 아니라 전원 전압 감지부(40)의 P형 모스 트랜지스터(Q4)를 통해서 접지로 인가되어 이 노드 N2의 전위가 로우 레벨로 떨어지게 된다. 즉, 제 2 인버터(I2)의 로직 문턱 전압인 Vih 레벨보다 높아지는 지점에서 전원 전압 감지부(40)의 P형 모스 트랜지스터(Q4)가 구동되어 N2의 전위를 낮추는 것이다.
이에 따라 제 2 인버터(I2)의 출력은 하이 레벨로 되고, 출력부(30)는 제 3 및 제 4 인버터(I3,I4)를 통해서 출력신호( )를 하이 레벨로 출력하여 전력 공급 검출 모드를 강제로 오프시키도록 제어한다.
종래 기술의 경우 전원 전압이 낮아질 경우 회로가 정상적인 동작을 할 수 없는 전원 전압임에도 불구하고 전력 공급 검출 회로가 작동 상태로 검출하여 많은 문제를 유발했지만, 상기한 바와 같이 본 발명에 따른 반도체 메모리 장치의 전력 검출회로를 이용하게 되면, 전원 전압이 기준 전압 이하로 낮아지게 될 경우 DRAM 동작을 오프 상태로 제어할 수 있는 검출 신호를 강제 발생한다.
따라서, 본 발명은 전원 전압에 의해 내부 회로에서 발생하는 래치 업(Latch up)을 미연에 방지할 수 있다. 또한, 기존의 Vbb 값으로만 전력 공급의 유무를 결정하던 회로에 전원 전압 상태를 감지할 수 있는 회로를 추가하였기 때문에 반도체 장치를 안정한 전원 전압 상태에서 동작시킬 수 있으므로 공급되는 전원 전압의 변동에 따른 오동작을 미연에 방지할 수 있는 효과가 있다.
Claims (5)
- 메모리 장치의 전력 공급 유무를 검출하는 회로에 있어서,기판 바이어스 전압에 응답하는 출력 신호를 출력하는 전압 검출 구동부;상기 전압 검출 구동부의 출력신호를 입력받아 안정한 레벨 상태로 유지하도록 노이즈를 제거하는 노이즈 제거부;전원 전압을 감지하여 기준 레벨 이하이면 상기 노이즈 제거부로부터 출력된 신호를 전력 공급 무 신호로 강제 변환하는 전원 전압 감지부; 및상기 노이즈 제거부로부터 출력된 신호를 버퍼링하여 전력 전압 공급의 유무에 응답하는 출력신호를 출력하는 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 전력 검출회로.
- 제1항에 있어서, 상기 전압 검출 구동부는 전원 전압을 공급받는 드레인, 접지와 연결된 게이트 및 소스를 가지는 제 1 트랜지스터;상기 제 1 트랜지스터의 소스에 연결된 드레인, 접지에 연결된 게이트 및 기판 바이어스 전압을 공급받는 소스를 가지는 제 2 트랜지스터; 및상기 제 1 및 제 2 트랜지스터의 연결 노드에 연결된 제 1 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 전력 검출회로.
- 제1항에 있어서, 상기 노이즈 제거부는 전원 전압을 공급받는 드레인, 접지와 연결된 게이트 및 소스를 가지는 제 3 트랜지스터;상기 제 3 트랜지스터의 소스와 접지 사이에 연결된 커패시터; 및상기 제 3 트랜지스터와 커패시터의 연결 노드에 연결된 제 2 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 전력 검출회로.
- 제1항에 있어서, 상기 전원 전압 감지부는 전원 전압을 공급받는 드레인, 게이트와 소스가 공통 연결된 제 5 트랜지스터;상기 제 5 트랜지스터의 게이트와 소스가 공통 연결된 노드에 연결된 드레인, 게이트 및 소스가 공통 연결된 제 6 트랜지스터;상기 제 6 트랜지스터의 게이트와 소스가 공통 연결된 노드와 접지 사이에 연결된 저항; 및상기 제 6 트랜지스터와 저항의 연결 노드에 연결된 게이트, 상기 제 3 트랜지스터와 커패시터의 연결 노드에 연결된 드레인, 접지에 연결된 소스를 가지는 제 4 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 전력 검출회로.
- 제1항에 있어서, 상기 출력부는 노이즈 제거부의 출력단에 차례로 직렬 연결된 제 3 및 제 4 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 전력 검출회로.
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| KR1019970082309A KR100279076B1 (ko) | 1997-12-31 | 1997-12-31 | 반도체메모리장치의전력검출회로 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110176794A (zh) * | 2019-05-17 | 2019-08-27 | 恒大智慧充电科技有限公司 | 充电信号检测装置 |
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1997
- 1997-12-31 KR KR1019970082309A patent/KR100279076B1/ko not_active IP Right Cessation
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| CN110176794A (zh) * | 2019-05-17 | 2019-08-27 | 恒大智慧充电科技有限公司 | 充电信号检测装置 |
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| KR100279076B1 (ko) | 2001-01-15 |
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