KR19990061889A - 메모리를 이용한 셀 버퍼 장치 - Google Patents

Abstract

본 발명은 ATM 방식을 사용하여 데이터를 전송하는 시스템에 구성된 셀 버퍼 장치에 관한 것으로서, 전송 링크로 구성된 물리 계층, 물리 계층을 통하여 전송된 ATM 셀을 셀 인터페이스 방법을 이용하여 셀을 제어하는 셀 제어 PLD 회로, 입력된 셀을 상기 셀 제어 PLD 회로에서 발생되는 제어 신호에 따라서 저장하는 셀 저장 메모리 및 상기 셀을 실제로 스위칭을 실현하여 최종 목적 출력 포트로 라우팅을 실현하는 ATM 셀 스위치부를 포함하는 것임을 특징으로 한다. 본 발명에 의한 셀 버퍼 장치는 종래의 고가의 FIFO를 셀 저장 메모리를 사용하여 대체할 수 있다. 이것은 ATM과 ATM 방식으로 셀을 구성하여 전송하는 시스템에 적용되는 FIFO를 대용량의 버퍼를 구성할 수 있는 메모리로 대체할 수 있을 뿐만 아니라, 현재 한 개의 FIFO를 대체하도록 구성된 모듈을 다수의 버퍼를 대체하도록 구성할 수도 있으므로 각 종 서비스를 수용하는 시스템 구성에 용이하다.

Description

메모리를 이용한 셀 버퍼 장치

본 발명은 비동기전송모드(ATM) 방식을 사용하여 데이터를 전송하는 시스템에 사용되는 스위치와 물리계층간의 셀 버퍼 장치에 관한 것으로서, 특히, 메모리를 이용하여 서로 다른 서비스에 따라서 셀 버퍼의 크기를 적당하게 변화시킬 수 있는 셀 버퍼 장치에 관한 것이다.

일반적으로 ATM 방식의 스위치 구조를 가지는 시스템에 구성된 셀 버퍼는, 서비스 별로 필요한 버퍼의 크기를 산정하여 물리 계층과 ATM 스위치간에 FIFO를 미리 결정하여 셀 버퍼를 구성하는 형태로 되어 있다. 예를 들어서, 8×8 ATM 교환기의 경우, 각각의 입출력 포트에 셀을 저장하는 버퍼 기능을 하는 FIFO와 입출력포트와 버퍼 사이에 셀 변환과 셀의 읽기/쓰기를 제어하는 셀 제어 PLD 회로로 구성되어 있다.

도1은 종래 기술에 의한 셀 버퍼의 구조도이다.

도1에 도시된 바와 같이, 종래 기술에 의한 셀 버퍼는 Optic 또는 UTP5 등의 전송 링크로 구성된 물리 계층(11)과 물리 계층(11)을 통하여 전송된 ATM 셀을 셀 인터페이스 방법(UTOPIA 인터페이스)을 이용하여 셀을 제어하는 셀 제어 PLD 회로(12), 입력된 셀을 셀 제어 PLD 회로(12)에서 발생되는 제어 신호에 따라서 저장하는 셀 저장 FIFO(13), 및 이러한 셀을 실제로 스위칭을 실현하여 최종 목적 출력 포트로 라우팅을 실현하는 ATM 셀 스위치부(14)로 구성되어 있다.

도1에 도시된 바와 같이, 입력단에서는 물리 계층(11)에서 입력된 셀이 정상적으로 복원된 경우 CLAV(Cell Available) 신호가 셀 제어 PLD 회로(12)에 전송되며 셀 제어 PLD 회로(12)는 READ(1)(Read Enable) 신호를 발생시켜 물리 계층(11)에서 셀을 읽어온다. 셀이 정상적인 경우, 즉 셀의 첫 번째 바이트에서 RSOC(A)(Receive Start Of Cell) 신호가 정상적으로 발생하는 경우, 신호가 발생하고, 이 경우 셀 제어 PLD 회로(12)는 RSOC(B)와 셀 데이터(B)를 제공하고 WREN(Write Enable) 신호를 발생시켜 셀을 셀 저장 FIFO(13)에 써 주게된다.

셀 저장 FIFO(13)는 FIFO 상태(C) 신호를 ATM 셀 스위치(14)에 보내고 셀 스위치는 RDEN(C) 신호를 발생시켜서 셀 저장 FIFO(13)에 저장된 셀 정보인 RSOC(C)와 셀 데이터(C)를 읽어서 스위칭을 실현하게 된다.

출력단에서는 ATM 셀 스위치(14)에서 물리 계층 쪽으로 셀 데이터(D)와 WREN(D) 신호를 보내어 셀을 전송하는 구조로 되어 있다.

그러나, 상기한 구조를 가지는 종래의 셀 버퍼는 서비스 별로 서로 상이한 셀 버퍼의 크기를 서비스 별로 유연하게 사용하지 못하는 문제점이 있고, 셀 버퍼와 물리 계층 사이에 인터페이스를 위한 셀 제어 회로가 사용된다.

본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 셀 제어 회로에 종래에 사용하던 셀 버퍼인 FIFO를 대체할 수 있는 구조를 가지는 메모리를 이용한 셀 버퍼 장치를 제시하고자 한다.

도1은 종래 기술에 의한 셀 버퍼의 구조도,

도2는 본 발명에 의한 셀 버퍼 장치의 구조도,

도3은 도2에 도시된 셀 제어 PLD 회로의 상세 구성도,

도4는 셀 제어 PLD 회로의 동작 흐름도,

도5는 도2에 도시된 셀 저장 메모리의 구성도,

도6은 도2에 도시된 셀 저장 메모리에 할당된 타이밍 상태도.

* 도면의 주요한 부분에 대한 부호의 설명 *

21 : 물리 계층 22 : 셀 제어 PLD 회로

23 : 셀 저장 메모리 24 : ATM 셀 스위치

31 : 셀 확인부 32 : 내부 SOC 신호 생성부

33 : 쓰기 포인터 비교부 34 : 셀 입력부

35 : 읽기포인터/쓰기포인터 비교부 36 : 셀 쓰기부

37 : 내부 이중 셀 버퍼 제어부 38 : 내부 이중 셀 버퍼

상기한 본 발명의 목적을 달성하기 위하여, 본 발명에 의한 셀 버퍼 장치는, ATM 방식을 사용하여 데이터를 전송하는 시스템에 구성된 셀 버퍼 장치에 있어서, 전송 링크로 구성된 물리 계층; 물리 계층을 통하여 전송된 ATM 셀을 셀 인터페이스 방법을 이용하여 셀을 제어하는 셀 제어 PLD 회로; 입력된 셀을 상기 셀 제어 PLD 회로에서 발생되는 제어 신호에 따라서 저장하는 셀 저장 메모리; 및 상기 셀을 실제로 스위칭을 실현하여 최종 목적 출력 포트로 라우팅을 실현하는 ATM 셀 스위치부를 포함하는 것임을 특징으로 한다.

상기한 본 발명에 의한 셀 버퍼 장치에서 상기 셀 제어 PLD 회로는 상기 셀 저장 메모리에 셀 쓰기 동작을 위하여, 상기 물리 계층에 셀이 입력되는 경우 셀의 유무를 확인하는 셀 확인부; 상기 셀 저장 메모리로부터 '포인터 영역'을 읽어와서 메모리내에 쓰기 번지를 지정하는 쓰기 포인터 비교부; 실제로 입력된 셀을 셀 저장 메모리에 써 주는 셀 입력부를 포함하는 것임을 특징으로 한다.

상기한 본 발명에 의한 셀 버퍼 장치에서 상기 셀 제어 PLD 회로는, 상기 셀 저장 메모리로부터 저장된 셀을 읽어서, 상기 ATM 셀 스위치로 전송하는 동작을 위하여, 내부 SOC 신호가 발생하면, 상기 셀 저장 메모리에 상기 ATM 셀 스위치로 전송할 셀이 있는가를 알아보는 쓰기 포인터/읽기 포인터 비교부; 상기 ATM 셀 스위치와의 인터페이스를 위하여 2개의 셀을 저장하는 내부 이중 셀 버퍼; 상기 내부 이중 셀 버퍼의 상태를 비교하는 내부 이중 셀 버퍼 제어부; 및 실제로 셀 저장 메모리를 읽어서 셀 데이터를 내부 이중 셀 버퍼에 써주는 셀 쓰기부를 포함하는 것임을 특징으로 한다.

상기한 본 발명에 의한 셀 버퍼 장치에서, 상기 내부 이중 셀 버퍼의 운용은 상기 셀 쓰기부와 상기 ATM 셀 스위치가 서로 배타적으로 공유하도록 운영되는 것임을 특징으로 한다.

이하에서, 첨부된 도면을 참조하면서 본 발명에 의한 셀 버퍼 장치를 설명한다.

도2는 본 발명에 의한 셀 버퍼 장치를 설명하는 도면이다.

본 발명에 의한 셀 버퍼 장치는, 종래의 기술에서 셀 제어 PLD 회로(12)에 연결된 셀 저장 FIFO(13)을 고속의 SRAM을 이용하여 대체하는 버퍼를 구성하는 것임을 특징으로 한다.

도3은 본 발명에 의한 셀 버퍼 장치에서 셀 제어 PLD 회로(22)의 상세 구성도를 보여주는 도면이다.

ATM 셀 스위치(24)와 물리 계층(21) 사이의 셀의 입출력의 모든 과정은 일정 시간 주기로 발생하는 내부 SOC(Start Of Cell) 신호에 의하여 시작된다. 내부 SOC 신호는 내부에서 구성된 셀 처리 시작을 알리는 신호로서 입출력에 관계된 모든 동작은 이 신호를 시작점으로 각각의 블록이 동작하게 된다. 물리 계층(21)에 셀이 입력되는 경우 셀의 유무를 확인하는 셀 확인부(31), 셀 저장 메모리(23)로부터 '포인터 영역'을 읽어와서 메모리내에 쓰기 번지를 지정하는 쓰기 포인터 비교부(33), 실제로 입력된 셀을 셀 저장 메모리(23)에 써 주는 셀 입력부(34)를 포함하고 있다.

셀 저장 메모리(23)로부터 저장된 셀을 읽어서, ATM 셀 스위치(24)로 전송하는 동작을 살펴보면, 내부 SOC 신호 발생부(32)에서 SOC 신호가 발생하면, 셀 저장 메모리(23)에 ATM 셀 스위치(24)로 전송할 셀이 있는가를 알아보는 쓰기 포인터/읽기 포인터 비교부(35), ATM 셀 스위치(24)와의 인터페이스를 위하여 2개의 셀을 저장하는 내부 이중 셀 버퍼(38), 상기 내부 이중 셀 버퍼(38)의 상태를 비교하는 내부 이중 셀 버퍼 제어부(37), 및 실제로 셀 저장 메모리(23)를 읽어서 셀 데이터를 내부 이중 셀 버퍼(38)에 써주는 셀 쓰기부(36)로 구성된다.

상기한 바와 같은 구성을 가지는 본 발명에 의한 셀 버퍼 장치의 작동을 설명한다.

도4는 도3에 도시된 구성을 가진 버퍼 장치의 동작 흐름도이다.

도4에 도시된 바와 같이, 전체 기능은 내부 SOC 신호 생성부(32)에서 주기적으로 발생되는 SOC 신호에 따라서 동작이 시작된다. 입출력되는 셀은 셀 단위로 이 SOC 한 주기내에 처리되어야 한다. 종래에 FIFO로 구현되는 셀 저장 버퍼를 셀 저장 메모리(23)로 대체하는 본 발명에서도 한 SOC 구간 내에 입출력되는 하나의 셀이 처리되어야 한다. 물리 계층(21)과 셀 확인부(31) 사이, 그리고 내부 이중 셀 버퍼(38)와 ATM 셀 스위치(24) 사이의 처리 속도는 도6에서 보이는 바와 같이, CLK30(30MHz 클럭)으로 동작하고 셀 제어 PLD 회로(22)와 셀 저장 메모리(23) 사이의 처리 속도는 90MHz로 동작하도록 구성한다. 이러한 경우 하나의 30MHz 클럭 주기내에는 도6에서 보이는 바와 같이, 자신에게 주어진 타이밍 상태가 각각 존재하게 된다. 즉, 도4의 좌측에 도시된 셀 입력부이 사용하는 타이밍 상태는 도6의 상태1에서 동작하게 되고, 셀 쓰기부가 사용하는 타이밍 상태는 도6의 상태3을 사용하게 된다. 이와 같이 타이밍을 조정하여 사용하여야 외부에 구성되는 셀 저장 메모리(23)를 충돌없이 일반적인 메모리 형태로 사용할 수 있게 된다.

도4에 도시된 흐름도에서 우측에 도시된 셀 입력 루틴을 설명한다.

내부 SOC가 방생하면 셀 입력 루틴이 초기화 상태가 되고, 물리 계층의 셀 유무를 검사한다. 셀이 없는 경우 상태는 다시 내부 SOC의 발생을 대기하는 초기 상태로 되돌아간다. 물리 계층에 셀이 있는 경우 도5에 도시된 셀 저장 메모리 중 포인터 영역에 저장되어 있는 쓰기 포인터 값을 읽어온다. 이 때 쓰기 포인터의 값은 64바이트 단위로 되어 있는 셀 저장 버퍼의 N번째를 가르키는 메모리 번지의 높은 어드레스 값으로 사용된다.

셀 저장 메모리(23)에서 낮은 어드레스 [0::5]는 셀 버퍼내의 53바이트를 선택하는데 사용하는 번지이고, 높은 어드레스 [6::N]은 셀 버퍼를 선택하는데 사용하는 어드레스로서 이 값은 제5도의 셀 저장 메모리(23) 중 포인터 영역으로 정의된 영역에 저장되어 있다.

셀을 셀 저장 메모리(23)에 입력하는 셀 입력부(34)에서는 쓰기 포인터값을 높은 어드레스[6::N]에 맵핑시켜주고, 낮은 어드레스[0::5]를 0부터 53까지 하드웨어적으로 증가시켜가며 셀 입력을 수행한다.

셀 저장 메모리(23)에 셀 입력이 종료되면 셀 입력부(34)는 쓰기 포인터값을 하나 증가시켜서 메모리의 포인터 영역에 저장하여 놓는다.

도4에 도시된 흐름도에서 좌측에 도시된 셀 쓰기 루틴을 설명한다.

셀 쓰기부(36)의 동작 역시, 내부 SOC 발생 이후에 동작을 수행한다. 첫 번째 동작으로 셀 저장 메모리(23)의 포인터 영역에 저장된 쓰기 포인터와 읽기 포인터를 읽어와서 비교해보고 값이 서로 같은 경우에는 입력된 셀이 메모리에 저장되어 있지 않은 것이므로 셀 쓰기 루틴은 공작을 멈추고 다음 내부 SOC가 발생한 이후에 다시 셀 쓰기 루틴을 수행한다.

위에서 두 개의 포인터 값이 서로 다른 경우, 즉 셀 저장 메모리(23)에 물리 계층(21)에서 입력된 셀이 쓰여 있는 경우에는 다음 상태로 내부 이중 셀 버퍼 제어부(37)에서 내부 이중 셀 버퍼(38)의 상태를 검사하여 셀 버퍼(38)가 사용가능한 경우에는 위에서 읽어온 읽기 포인터값을 메모리의 높은 어드레스[6::N]에 맵핑시켜놓고 낮은 어드레스[0::5]는 0∼52까지 증가시켜가며 메모리에서 셀을 읽어서 내부 이중 셀 버퍼(38)에 셀을 써 놓는다. 본 발명에서 내부 이중 셀 버퍼(38)는 메모리를 읽어서 셀을 적는 루틴과 ATM 셀 스위치(24)가 셀을 읽어가는 시간이 일치하지 않은 문제를 해결하기 위하여 내부에 구성한 메모리이다.

참고로 셀 쓰기부(36)가 메모리를 읽어서 내부 이중 셀 버퍼(38)에 셀을 쓰기하는데 사용하는 클럭 속도는 90KHz로 동작하고, ATM 셀 스위치(24)가 내부 이중 셀 버퍼(38)를 읽어서 처리하는 클럭 속도는 30MHz를 사용한다.

내부 이중 셀 버퍼(38)의 운용은 PLD 내부의 셀 쓰기부(36)와 ATM 셀 스위치(24)가 서로 배타적으로 공유하도록 운영된다. 즉, ATM 셀 스위치(24)가 줄 중의 하나를 점하는 경우에 내부 블록은 나머지 버퍼를 사용하는 형태로 운용된다.

내부 이중 셀 버퍼 제어부(37)에서 하는 동작은 내부 이중 셀 버퍼(38)의 상태를 검사하고 상태를 표시하는 플래그를 설정하는 역할을 수행한다.

셀 쓰기부(36)에서 메모리를 읽어서 셀을 내부 이중 셀 버퍼(38)에 모두 써 놓은 경우 플래그를 '1'로 성정하고 ATM 셀 스위치(24)가 내부 이중 셀 버퍼(38)의 데이터를 모두 읽어간 경우는 플래그를 '0'으로 클리어하는 기능을 수행한다.

내부 이중 셀 버퍼 제어부(37)는 플래그를 검사하여 '0'으로 되어 있는 경우에만 셀 저장 메모리(23)를 읽어서 내부 이중 셀 버퍼(38)에 셀 데이터를 적어 놓을 수 있다. 이 때 내부 이중 셀 버퍼(38)가 사용 가능하지 않은 경우에는 다음의 내부 SOC가 발생한 이후에 다시 위의 동작을 수행한다.

이상에서 설명한 바와 같이, 본 발명에 의한 셀 버퍼 장치는 종래의 고가의 FIFO를 셀 저장 메모리를 사용하여 대체할 수 있다. 이것은 ATM과 ATM 방식으로 셀을 구성하여 전송하는 시스템에 적용되는 FIFO를 대용량의 버퍼를 구성할 수 있는 메모리로 대체할 수 있을 뿐만 아니라, 현재 한 개의 FIFO를 대체하도록 구성된 모듈을 다수의 버퍼를 대체하도록 구성할 수도 있으므로 각 종 서비스를 수용하는 시스템 구성에 용이하다.

Claims (4)

1. ATM 방식을 사용하여 데이터를 전송하는 시스템에 구성된 셀 버퍼 장치에 있어서,

   전송 링크로 구성된 물리 계층;

   물리 계층을 통하여 전송된 ATM 셀을 셀 인터페이스 방법을 이용하여 셀을 제어하는 셀 제어 PLD 회로;

   입력된 셀을 상기 셀 제어 PLD 회로에서 발생되는 제어 신호에 따라서 저장하는 셀 저장 메모리; 및

   상기 셀을 실제로 스위칭을 실현하여 최종 목적 출력 포트로 라우팅을 실현하는 ATM 셀 스위치부를 포함하는 것임을 특징으로 하는 셀 버퍼 장치.
2. 제1항에 있어서, 상기 셀 제어 PLD 회로는 상기 셀 저장 메모리에 셀 쓰기 동작을 위하여,

   상기 물리 계층에 셀이 입력되는 경우 셀의 유무를 확인하는 셀 확인부;

   상기 셀 저장 메모리로부터 '포인터 영역'을 읽어와서 메모리내에 쓰기 번지를 지정하는 쓰기 포인터 비교부;

   실제로 입력된 셀을 셀 저장 메모리에 써 주는 셀 입력부를 포함하는 것임을 특징으로 하는 셀 버퍼 장치.
3. 제1항에 있어서, 상기 셀 제어 PLD 회로는, 상기 셀 저장 메모리로부터 저장된 셀을 읽어서, 상기 ATM 셀 스위치로 전송하는 동작을 위하여,

   내부 SOC 신호가 발생하면, 상기 셀 저장 메모리에 상기 ATM 셀 스위치로 전송할 셀이 있는가를 알아보는 쓰기 포인터/읽기 포인터 비교부;

   상기 ATM 셀 스위치와의 인터페이스를 위하여 2개의 셀을 저장하는 내부 이중 셀 버퍼;

   상기 내부 이중 셀 버퍼의 상태를 비교하는 내부 이중 셀 버퍼 제어부; 및

   실제로 셀 저장 메모리를 읽어서 셀 데이터를 내부 이중 셀 버퍼에 써주는 셀 쓰기부를 포함하는 것임을 특징으로 하는 셀 버퍼 장치.
4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 내부 이중 셀 버퍼의 운용은 상기 셀 쓰기부와 상기 ATM 셀 스위치가 서로 배타적으로 공유하도록 운영되는 것임을 특징으로 하는 셀 버퍼 장치.