KR19990059117A - Flash memory cell manufacturing method of semiconductor device - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION
본 발명은 반도체 소자의 플래쉬 메모리 셀 제조 방법에 관한 것으로, 특히 산화된 하드 마스크 폴리실리콘층을 사용하여 한 번의 공정으로 셀 플로팅 게이트 및 셀 컴온 소오스 라인을 형성하는 방법에 관한 것임.The present invention relates to a method of manufacturing a flash memory cell of a semiconductor device, and more particularly, to a method of forming a cell floating gate and a cell come-on source line in one step using an oxidized hard mask polysilicon layer.
2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention
플래쉬 메모리 셀의 콘트롤 게이트 상부에 형성된 아크 옥시나이트라이드층은, 산화막과 선택 식각비가 좋지 않아 후속 셀 컴온 소오스 라인을 형성하기 위한 필드 산화막 식각 공정에서 같이 식각되어 하부의 셀 게이트 영역을 손상시키는 문제점이 발생함.The arc oxynitride layer formed on the control gate of the flash memory cell has a problem that the selective etching ratio is poor due to the oxide layer, which is etched together in the field oxide etching process to form a subsequent cell comon source line, thereby damaging the cell gate region below. Occurs.
3. 발명의 해결 방법의 요지3. Summary of the Solution of the Invention
아크 옥시나이트라이드층 대신 산화된 하드 마스크 폴리실리콘층을 사용하여 한 번의 공정으로 셀 플로팅 게이트 및 셀 컴온 소오스 라인이 형성되도록 함.An oxidized hard mask polysilicon layer is used instead of an arc oxynitride layer to form cell floating gates and cell come-on source lines in one process.
4. 발명의 중요한 용도4. Important uses of the invention
반도체 소자의 플래쉬 메모리 셀 제조 공정.Flash memory cell manufacturing process of semiconductor device.
Description
본 발명은 반도체 소자의 플래쉬 메모리 셀(flash memory cell) 제조 방법에 관한 것으로, 특히 산화(oxidation)된 하드 마스크 폴리실리콘(hard mask poly Si)층을 사용하여 한 번의 공정으로 셀 플로팅 게이트(cell floating gate) 및 셀 컴온 소오스 라인(cell common source line)을 형성하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a flash memory cell of a semiconductor device, and more particularly, to cell floating gate in one process using an oxidized hard mask polysilicon layer. A method of forming a gate and a cell common source line is disclosed.
종래의 스택 게이트형(stack gate type) 플래쉬 메모리 셀은 도 1에 도시된 레이아웃도와 같이 제조된다. 스택 게이트형 플래쉬 메모리 셀의 제조 방법을 설명하기 위하여 도 2(a)에 도시된 것과 같이 도 1의 X-X'을 따라 절단하면 그 단면은, 반도체 기판(10) 상부의 선택된 영역에 터널 산화막(19), 플로팅 게이트층(11), 유전체막(20) 및 텅스텐 실리사이드 구조(16 및 17)의 콘트롤 게이트(18)가 순차로 형성되어 이루어진 스택 게이트와 스택 게이트 상부에 아크 옥시나이트라이드층(13)이 형성된 구조로 이루어진다.A conventional stack gate type flash memory cell is manufactured as the layout shown in FIG. In order to explain a method of manufacturing a stacked gate flash memory cell, as shown in FIG. 2A, a cross section is cut along the line X-X ′ of FIG. 1 to form a tunnel oxide film in a selected region on the semiconductor substrate 10. (19), the floating gate layer 11, the dielectric film 20 and the control gate 18 of the tungsten silicide structures 16 and 17 are sequentially formed, and an arc oxynitride layer on the stack gate ( 13) is made of a structure formed.
도 2(b)는 도 1의 아크 옥시나이트라이드층(13) 상부를 포함하는 선택된 영역에 감광막 패턴(21)을 형성한 후, Y-Y'을 따라 절단한 면의 단면도이다. 그런데, 도면에 도시된 것과 같이 컴온 소오스 라인을 형성하기 위하여 스택 게이트 사이의 필드 산화막(12A) 영역이 노출되도록 감광막 패턴(21)을 형성하는 과정에서 감광막 패턴(21) 하부의 아크 옥시나이트라이드층의 일부(13A)가 노출되게 된다.FIG. 2B is a cross-sectional view of the surface cut along the line Y-Y 'after the photoresist pattern 21 is formed in the selected region including the upper portion of the arc oxynitride layer 13 of FIG. 1. However, as shown in the drawing, an arc oxynitride layer under the photoresist pattern 21 in the process of forming the photoresist pattern 21 to expose the field oxide layer 12A between the stack gates to form a come-on source line. A portion 13A of is exposed.
위와 같이 형성된 감광막 패턴(21)을 마스크로 이용하여 플로팅 게이트층(11)을 패터닝함으로써 플로팅 게이트를 형성한다. 그리고 이어 후속 공정으로, 남아있는 감광막 패턴(21)을 마스크로 이용하여 스택 게이트 사이의 필드 산화막(12A) 영역을 식각하여 컴온 소오스 라인을 형성하게 된다. 그러나, 이 때 감광막 패턴(21) 하부에 노출된 일부의 아크 옥시나이트라이드층(13A)은 필드 산화막(12A)과의 선택 식각비(etch selectivity)가 좋지 않기 때문에 필드 산화막(12A)과 같이 식각되어 하부의 게이트 구조에 식각 어택(attact)으로 인한 손상(damage)을 주는 문제점이 발생한다.The floating gate is formed by patterning the floating gate layer 11 using the photoresist pattern 21 formed as above as a mask. Subsequently, in the subsequent process, the field oxide layer 12A between the stack gates is etched using the remaining photoresist pattern 21 as a mask to form a comon source line. However, at this time, some of the arc oxynitride layer 13A exposed under the photoresist pattern 21 may be etched like the field oxide film 12A because the select etch ratio with the field oxide film 12A is not good. Therefore, there is a problem of damaging due to an etch attack in the lower gate structure.
위와 같이 식각에 의한 어택으로 손상을 받은 셀 게이트 구조는 게이트 저항(resistance)을 증가시키게 되고, 셀 프로그램 및 소거 효율(cell program, erase efficiency)을 저하시키는 원인으로 작용하게 된다. 또한 셀 프로그램 및 소거된 셀의 판독(read)시 소자의 속도(speed)가 감소되므로 소자의 동작(operation)에 치명적인 영향(bad effect)을 주게되고, 따라서 소자의 안정성(stability) 및 양산성(yield)이 감소되는 원인이 되고 있다.The cell gate structure damaged by the etching attack as described above increases the gate resistance and acts as a cause of lowering the cell program and erase efficiency. In addition, the speed of the device is reduced during cell programming and readout of erased cells, which results in a bad effect on the operation of the device, and thus the stability and yield of the device. It is the cause of decreasing yield.
본 발명은 위와 같은 문제점을 해결하여 식각으로부터 손상을 받지 않은 스택 게이트 구조의 플래쉬 메모리 셀을 제조함으로써 소자의 안정성 및 양산성을 향상시키는데 그 목적이 있다.Disclosure of Invention The present invention aims to improve the stability and mass productivity of a device by manufacturing a flash memory cell having a stack gate structure which is not damaged by etching by solving the above problems.
상술한 목적을 달성하기 위한 반도체 소자의 플래쉬 메모리 셀 제조 방법은, 아이솔레이션 공정을 거친 반도체 기판 상에 다수의 스택 게이트를 형성하기 위한 여러 요소를 순차로 형성하고 상기 각 스택 게이트 상부에 하드 마스크 폴리실리콘층을 형성하되, 상기 하드 마스크 폴리실리콘층은 도핑 공정 및 산화 공정을 실시하여 도핑된 층과 산화된 층으로 이루어지도록 하는 단계와, 상기 각 스택 게이트 사이의 선택된 영역에 컴온 소오스 라인을 형성하기 위하여 감광막 패턴 형성하되, 상기 도핑된 층과 산화된 층으로 이루어진 하드 마스크 폴리실리콘층의 일부가 노출되도록 하는 단계와, 상기 감광막 패턴을 이용하여 각 스택 게이트의 플로팅 게이트를 형성하되, 산화된 하드 마스크 폴리실리콘층의 식각 선택비를 이용하여 플로팅 게이트의 폴리실리콘층이 식각되도록 하는 단계와, 상기 감광막 패턴을 이용하여 상기 각 스택 게이트 사이의 컴온 소오스 라인을 형성하기 위한 필드 산화막을 식각하되, 도핑된 하드 마스크 폴리실리콘층의 식각 선택비를 이용하여 필드 산화막이 식각되도록 하는 단계를 포함하여 이루어지는 것을 특징으로 한다.In the flash memory cell manufacturing method of the semiconductor device for achieving the above object, a plurality of elements in order to form a plurality of stack gates on the semiconductor substrate subjected to the isolation process in sequence and a hard mask polysilicon on each of the stack gates Forming a layer, wherein the hard mask polysilicon layer is doped and oxidized to form a doped layer and an oxidized layer, and to form a comon source line in a selected region between each stack gate. Forming a photoresist pattern, wherein a portion of the hard mask polysilicon layer formed of the doped layer and the oxidized layer is exposed; forming a floating gate of each stack gate by using the photoresist pattern, wherein the oxidized hard mask poly Pole of Floating Gate Using Etch Selectivity of Silicon Layer Etching the silicon oxide layer and etching the field oxide layer for forming the comon source line between the stack gates using the photoresist pattern, using the etching selectivity of the doped hard mask polysilicon layer. It characterized in that it comprises a step to be etched.
도 1은 종래의 기술에 의한 반도체 소자의 플래쉬 메모리 셀 레이아웃도.1 is a flash memory cell layout of a semiconductor device according to the prior art.
도 2(a)는 도 1의 X-X'을 따라 절단한 면의 단면도.Figure 2 (a) is a cross-sectional view taken along the line X-X 'of FIG.
도 2(b)는 도 1의 Y-Y'을 따라 절단한 면의 단면도.FIG. 2B is a cross-sectional view taken along the line Y-Y 'of FIG. 1; FIG.
도 3(a)은 본 발명에 따른 반도체 소자의 플래쉬 메모리 셀 제조 방법을 설명하기 위해 도 2(a)와 같은 위치의 단면을 도시한 단면도.Figure 3 (a) is a cross-sectional view showing a cross section of the position as shown in Figure 2 (a) to explain a method of manufacturing a flash memory cell of a semiconductor device according to the present invention.
도 3(b)은 본 발명에 따른 반도체 소자의 플래쉬 메모리 셀 제조 방법을 설명하기 위해 도 2(b)와 같은 위치의 단면을 도시한 단면도.Figure 3 (b) is a cross-sectional view showing a cross section of the position as shown in Figure 2 (b) to explain a method of manufacturing a flash memory cell of a semiconductor device according to the present invention.
<도면의 주요부분에 대한 부호 설명><Description of Signs of Major Parts of Drawings>
10 및 31 : 반도체 기판 11 및 33 : 플로팅 게이트10 and 31: semiconductor substrate 11 and 33: floating gate
12, 12A, 44 및 44A : 필드 산화막 13, 13A : 아크 옥시나이트라이드층12, 12A, 44, and 44A: Field oxide film 13, 13A: Arc oxynitride layer
14 및 41 : 컴온 소오스 라인 15 및 42 : 드레인 라인14 and 41: comon source line 15 and 42: drain line
16 및 35 : 폴리실리콘층 17 및 36 : 텅스텐나이트라이드16 and 35 polysilicon layers 17 and 36 tungsten nitride
18 및 37 : 콘트롤 게이트 19 및 32 : 터널 산화막18 and 37: control gates 19 and 32: tunnel oxide film
20 및 34 : 유전체막 21 및 43 : 감광막 패턴20 and 34: dielectric films 21 and 43: photoresist pattern
38 : 도핑된 하드 마스크 폴리실리콘층 39 : 산화된 하드 마스크 폴리실리콘층38 doped hard mask polysilicon layer 39 oxidized hard mask polysilicon layer
40 : 하드 마스크 폴리실리콘층40: hard mask polysilicon layer
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 3(a)은 본 발명에 따른 반도체 소자의 플래쉬 메모리 셀 제조 방법을 설명하기 위해 도 2(a)와 같은 위치의 단면을 도시한 단면도이고, 도 3(b)은 본 발명에 따른 반도체 소자의 플래쉬 메모리 셀 제조 방법을 설명하기 위해 도 2(b)와 같은 위치의 단면을 도시한 단면도이다.3 (a) is a cross-sectional view showing a cross section of the position as shown in Figure 2 (a) to explain a method of manufacturing a flash memory cell of a semiconductor device according to the present invention, Figure 3 (b) is a semiconductor device according to the present invention FIG. 2B is a cross-sectional view of the flash memory cell manufacturing method of FIG.
도 3(a)는 반도체 기판(31) 상부의 선택된 영역에 터널 산화막(32), 플로팅 게이트층(33), 유전체막(34), 텅스텐 폴리사이드 구조(35 및 36)로 이루어진 콘트롤 게이트(37)를 순차로 형성하고, 콘트롤 게이트(37) 상부에 하드 마스크 폴리실리콘층(40)을 증착한 후, 도핑 공정 및 산화 공정을 실시하여 도핑된 하드 마스크 폴리실리콘층(38) 및 산화된 하드 마스크 폴리실리콘층(39)을 형성한 단면도이다. 즉, 종래의 기술에 의한 콘트롤 게이트(37) 상부에 아크 옥시나이트라이드층을 증착하는 대신 도핑된 층(38) 및 산화된 층(39)으로 이루어진 하드 마스크 폴리실리콘층(40)을 증착한다. 이 때 하드 마스크 폴리실리콘층(40)은 500 Å ∼ 1,500Å의 두께로써, 산화된 하드 마스크 폴리실리콘층(39)의 두께가 200 Å ∼ 1,000 Å이 되도록 제어하여 도핑된 하드 마스크 폴리실리콘층(38)이 200 Å 이상의 두께를 갖도록 한다. 특히 하드 마스크 폴리실리콘층(40)의 도핑 저항(doping resistance)은 200 Ω/□ ∼ 600 Ω/□이 되도록 한다.3A shows a control gate 37 composed of a tunnel oxide film 32, a floating gate layer 33, a dielectric film 34, and a tungsten polyside structure 35 and 36 in a selected region over the semiconductor substrate 31. FIG. ), The hard mask polysilicon layer 40 is deposited on the control gate 37, and then the doped process and the oxidation process are performed to perform the doped hard mask polysilicon layer 38 and the oxidized hard mask. It is sectional drawing in which the polysilicon layer 39 was formed. That is, instead of depositing an arc oxynitride layer on the control gate 37 according to the prior art, a hard mask polysilicon layer 40 composed of a doped layer 38 and an oxidized layer 39 is deposited. At this time, the hard mask polysilicon layer 40 has a thickness of 500 kPa to 1,500 kPa, and the doped hard mask polysilicon layer is controlled so that the thickness of the oxidized hard mask polysilicon layer 39 is 200 kPa to 1,000 kPa. 38) should have a thickness of at least 200 Å. In particular, the doping resistance of the hard mask polysilicon layer 40 is set to 200 Ω / □ to 600 Ω / □.
도 3(b)의 단면도는 도 3(a)와 같이 형성된 스택 게이트의 사이에 컴온 소오스 라인을 형성하기 위하여 필드 산화막(44A)이 노출되도록 감광막 패턴(43)을 형성한 단면도이다. 종래의 기술에서 감광막 패턴(43) 하부의 아크 옥시나이트라이드층의 일부가 노출되었듯이, 하드 마스크 폴리실리콘층의 일부(40A)가 노출되어 있음을 알 수 있다.3B is a cross-sectional view of the photosensitive film pattern 43 formed so that the field oxide film 44A is exposed to form a comon source line between the stack gates formed as shown in FIG. 3A. As in the prior art, a part of the arc oxynitride layer under the photoresist pattern 43 is exposed, it can be seen that part of the hard mask polysilicon layer 40A is exposed.
먼저 감광막 패턴(43)을 마스크로 이용하여 플로팅 게이트층(33)을 패터닝함으로써 플로팅 게이트를 형성한다. 그리고 이어 후속 공정으로, 스택 게이트 사이의 필드 산화막(44A) 영역을 식각하여 컴온 소오스 라인을 형성한다. 이 때 산화된 하드 마스크 폴리실리콘층(39)은 폴리실리콘층과의 식각 선택비를 개선시켜 플로팅 게이트의 형성을 용이하게 한다. 한편, 플로팅 게이트의 형성 과정에서 산화된 하드 마스크 폴리실리콘층(39)의 손실(loss)로 인하여 하부의 도핑된 하드 마스크 폴리실리콘층(38)이 노출되게 되는데, 이 도핑된 하드 마스크 폴리실리콘층(38)은 필드 산화막(44A)과의 식각 선택비를 개선시켜 컴온 소오스 라인을 형성하기 위한 필드 산화막(44A) 식각시 스택 게이트의 식각에 의한 어택 및 손상을 방지하게 된다. 따라서 이와 같은 이 중 구조의 하드 마스크 폴리실리콘층(40)을 이용하여 한 번의 공정으로 플로팅 게이트의 형성 및 컴온 소오스 라인을 형성하기 위한 필드 산화막(44A) 식각을 동시에 진행할 수 있는 장점이 있다.First, the floating gate layer 33 is patterned by using the photoresist pattern 43 as a mask to form a floating gate. Subsequently, in a subsequent process, the region of the field oxide film 44A between the stack gates is etched to form a comon source line. At this time, the oxidized hard mask polysilicon layer 39 may improve the etching selectivity with the polysilicon layer to facilitate the formation of the floating gate. Meanwhile, a lower doped hard mask polysilicon layer 38 is exposed due to a loss of the oxidized hard mask polysilicon layer 39 during the formation of the floating gate, and the doped hard mask polysilicon layer is exposed. The reference numeral 38 may improve the etching selectivity with the field oxide film 44A to prevent attack and damage due to the etching of the stack gate during the etching of the field oxide film 44A for forming the come-on source line. Therefore, there is an advantage that the field oxide layer 44A for simultaneously forming the floating gate and the comon source line may be simultaneously etched in one step using the hard mask polysilicon layer 40 having such a double structure.
상술한 바와 같이 본 발명에 의하면, 산화된 하드 마스크 폴리실리콘층 및 도핑된 하드 마스크 폴리실리콘층을 이용하여 셀 플로팅 게이트의 형성 및 셀 컴온 소오스 라인 형성을 한 번의 공정으로 진행할 수 있다. 즉, 셀 컴온 소오스 라인을 형성하기 위한 감광막 패턴 형성시 종래의 기술에서는 아크 옥시나이트라이드층이 노출되었으나, 본 발명에서는 옥시나이트라이드층 대신 폴리실리콘 또는 필드 산화막과의 식각 선택비가 좋은 하드 마스크 폴리실리콘층을 노출되도록하여 스택 게이트에 어택이나 손상 없이 셀을 형성할 수 있다. 따라서 게이트 저항이 개선되고 이에 따른 셀 프로그램, 소거 효과가 좋아져 소자의 동작 속도 개선, 안정성 및 생상성 향상에 탁월한 효과가 있다.As described above, according to the present invention, the oxidized hard mask polysilicon layer and the doped hard mask polysilicon layer may be used to form the cell floating gate and the cell come-on source line in one step. That is, in the prior art, the arc oxynitride layer was exposed when the photoresist pattern was formed to form a cell come-on source line. However, in the present invention, a hard mask polysilicon having a good etching selectivity with polysilicon or a field oxide film is used instead of the oxynitride layer. By exposing the layer, cells can be formed without attack or damage to the stack gate. As a result, the gate resistance is improved and the cell program and erase effect are improved, which is excellent in improving the operation speed, stability, and productivity of the device.
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| KR19990059117A true KR19990059117A (en) | 1999-07-26 |
Family
ID=66180407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970079314A KR19990059117A (en) | 1997-12-30 | 1997-12-30 | Flash memory cell manufacturing method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990059117A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100861792B1 (en) * | 2002-07-16 | 2008-10-08 | 매그나칩 반도체 유한회사 | NOR type flash memory device having a buried source line and method for fabricating the same |
| KR100877265B1 (en) * | 2007-07-11 | 2009-01-07 | 주식회사 동부하이텍 | Method for manufacturing semiconductor flash memory device |
-
1997
- 1997-12-30 KR KR1019970079314A patent/KR19990059117A/en not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100861792B1 (en) * | 2002-07-16 | 2008-10-08 | 매그나칩 반도체 유한회사 | NOR type flash memory device having a buried source line and method for fabricating the same |
| KR100877265B1 (en) * | 2007-07-11 | 2009-01-07 | 주식회사 동부하이텍 | Method for manufacturing semiconductor flash memory device |
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