KR100422347B1 - Method for fabricating flash memory device - Google Patents
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Abstract
본 발명은 플레쉬 메모리소자의 제조방법에 관한 것으로, 본 발명은 반도체기판을 제공하는 단계; 상기 반도체기판상에 게이트산화막을 형성하는 단계; 상기 게이트산화막상에 산화막을 형성하는 단계; 상기 산화막의 일정부분을 선택적으로 패터닝하여 산화막내에 트렌치를 형성하는 단계; 상기 트렌치내에 플로팅게이트를 형성하는 단계; 상기 플로팅게이트를 포함한 선택적으로 패터닝된 산화막의 상면에 ONO막을 형성하는 단계; 상기 플로팅게이트와 대응되는 상기 ONO막상에 콘트롤게이트를 형성하는 단계를 포함하여 구성되고, 플로팅게이트의 크기가 커짐으로써 플레쉬 메모리소자의 유효 채널길이 마진을 얻을 수 있을 뿐만 아니라 채널길이의 조절을 용이하고, 자기정렬 식각공정을 통해 플로팅게이트를 형성시킬때 콘트롤게이트의 공격(attack)을 고려할 필요가 없기 때문에 게이트 형성시의 공정마진을 얻을 수 있는 것이다.The present invention relates to a method of manufacturing a flash memory device, the present invention comprising the steps of providing a semiconductor substrate; Forming a gate oxide film on the semiconductor substrate; Forming an oxide film on the gate oxide film; Selectively patterning a portion of the oxide film to form a trench in the oxide film; Forming a floating gate in the trench; Forming an ONO film on an upper surface of the selectively patterned oxide film including the floating gate; And forming a control gate on the ONO film corresponding to the floating gate, and by increasing the size of the floating gate, not only an effective channel length margin of the flash memory device can be obtained, but also the channel length can be easily adjusted. Therefore, when forming the floating gate through the self-aligned etching process, it is not necessary to consider the attack of the control gate to obtain a process margin when forming the gate.
Description
본 발명은 플레쉬 메모리소자의 제조방법에 관한 것으로서, 보다 상세하게는 게이트 형성시 공정의 단순화 및 공정마진을 얻을 수 있는 플레쉬 메모리소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a flash memory device, and more particularly, to a method of manufacturing a flash memory device capable of obtaining a process margin and a process margin when forming a gate.
일반적으로, 플레쉬 메모리 소자는 프로그래밍 및 소거 특성을 구비한 이피롬(EPROM)과 전기적으로 프로그래밍 및 소거특성을 확보하는 이이피롬 (EEPROM)의 장점을 살려 제조된 소자이다.In general, a flash memory device is manufactured by taking advantage of EPROM having programming and erasing characteristics and EEPROM having electrical programming and erasing characteristics.
이러한 플레쉬 메모리 소자는 일반적으로 한 개의 트랜지스터로서 한 비트의 저장상태를 실현하며 전기적으로 프로그래밍과 소거를 수행한다. 이와 같은 특성을 갖는 플래쉬 메모리 소자는, 실리콘 기판상에 형성된 박막의 터널산화막과, 절연막의 개재하에 적층된 플로팅 게이트 및 컨트롤 게이트를 포함하여 이루어진다.Such a flash memory device generally realizes one bit of storage as one transistor and performs programming and erasing electrically. The flash memory device having such characteristics includes a tunnel oxide film of a thin film formed on a silicon substrate, and a floating gate and a control gate stacked under an insulating film.
이러한 일반적인 종래의 플레쉬 메모리소자의 게이트 형성방법을 도 1 내지 5를 참조하여 설명하면 다음과 같다.A conventional gate forming method of a flash memory device will now be described with reference to FIGS. 1 to 5.
도 1 내지 2는 종래 기술에 따른 플레쉬 메모리소자의 플로팅 게이트라인 형성방법을 설명하기 위한 공정단면도이다.1 and 2 are cross-sectional views illustrating a method of forming a floating gate line of a flash memory device according to the related art.
도 3 은 종래기술에 따른 플레쉬 메모리소자의 플로팅 게이트 형성하기 위한 플로팅 게이트라인의 레이아웃도이다.3 is a layout diagram of a floating gate line for forming a floating gate of a flash memory device according to the prior art.
도 4 내지 5는 종래 기술에 따른 플레쉬 메모리소자의 제조방법을 설명하기위한 공정단면도로서, 도 3의 Ⅳ-Ⅳ선에 따른 단면도이다.4 to 5 are cross-sectional views taken along line IV-IV of FIG. 3 as a process cross-sectional view illustrating a method of manufacturing a flash memory device according to the prior art.
종래기술에 따른 플레쉬 메모리소자의 제조방법은, 도 1에 도시된 바와같이, 먼저 반도체기판(1)상에 게이트산화막(3)형성하고, 상기 게이트산화막(3)상에 플로팅게이트를 형성하기 위해 폴리실리콘층(5)을 증착한다.In the method of manufacturing a flash memory device according to the related art, as shown in FIG. 1, a gate oxide film 3 is first formed on a semiconductor substrate 1, and a floating gate is formed on the gate oxide film 3. The polysilicon layer 5 is deposited.
그다음, 상기 제1 폴리실리콘층(5)상에 감광막을 도포하고, 포토리소그래피기술을 이용하여 상기 감광막을 노광 및 현상공정에 의해 선택적으로 패터닝하여 감광막패턴(7)을 형성한다.Then, a photoresist film is applied on the first polysilicon layer 5, and the photoresist film is selectively patterned by an exposure and development process using photolithography to form a photoresist pattern 7.
이어서, 도 2 및 3에 도시된 바와같이, 상기 감광막패턴(7)을 마스크로 상기 제1 폴리실리콘층(5)을 선택적으로 패터닝하여 플로팅게이트라인(5a)을 형성하고, 상기 감광막패턴(7)을 제거한다.Subsequently, as shown in FIGS. 2 and 3, the first polysilicon layer 5 is selectively patterned using the photoresist pattern 7 as a mask to form a floating gate line 5a, and the photoresist pattern 7 ).
그다음, 도 4에 도시된 바와같이, 상기 플로팅게이트라인(5a)이 형성된 전체 구조의 상면에 ONO (Oxide-Nitride-Oxide)막(9)을 증착하고, 상기 ONO막(9)상에 제2폴리실리콘층(미도시)과 텅스텐실리사이드막(미도시) 및 절연막(미도시)을 순차적으로 형성한다.Next, as shown in FIG. 4, an oxide-nitride-oxide (ONO) film 9 is deposited on the upper surface of the entire structure in which the floating gate line 5a is formed, and a second layer is formed on the ONO film 9. A polysilicon layer (not shown), a tungsten silicide film (not shown), and an insulating film (not shown) are sequentially formed.
이어서, 도면에는 도시하지 않았지만, 상기 절연막(15)상에 감광막(미도시)을 도포하고 이를 포토리소그래피공정기술을 이용하여 노광 및 현상공정을 통해 선택적으로 제거하여 감광막패턴(미도시)을 형성한다.Subsequently, although not shown in the drawing, a photoresist film (not shown) is coated on the insulating film 15 and selectively removed through an exposure and development process using a photolithography process technology to form a photoresist pattern (not shown). .
그다음, 상기 감광막패턴(미도시)를 마스크로 상기 절연막(미도시)과 텅스텐실리사이드막(미도시) 및 제2폴리실리콘층(미도시)을 순차적으로 패터닝하여 절연막패턴(15)과 콘트롤게이트(13) 및 제2폴리실리콘층패턴(11)을 각각 형성한다.Next, the insulating layer (not shown), the tungsten silicide layer (not shown), and the second polysilicon layer (not shown) are sequentially patterned using the photoresist pattern (not shown) as a mask to form the insulating layer pattern 15 and the control gate ( 13) and the second polysilicon layer pattern 11 are formed, respectively.
이어서, 상기 감광막패턴(미도시)을 포함한 순차적으로 패터닝된 절연막패턴(15)과 콘트롤게이트(13) 및 제2폴리실리콘층패턴(11)을 마스크로한 자기정렬방식에 의해 상기 ONO막(9)과 플로팅게이트라인(5a)을 선택적으로 패터닝하여 ONO막패턴(9a)과 플로팅게이트(5b)를 형성한다.Subsequently, the ONO film 9 is formed by a self-aligning method using a patterned insulating film pattern 15 including the photoresist film pattern (not shown), a control gate 13, and a second polysilicon layer pattern 11 as a mask. ) And floating gate line 5a are selectively patterned to form ONO film pattern 9a and floating gate 5b.
그러나, 상기와 같은 종래기술에 따른 플레쉬 메모리소자의 제조방법에 있어서는 다음과 같은 문제점이 있다.However, the manufacturing method of the flash memory device according to the prior art as described above has the following problems.
종래기술에 따른 플레쉬 메모리소자의 제조방법에 있어서는, 플로팅게이트 및 콘트롤게이트를 형성하고 난후 후속의 산화공정이 진행되기 때문에 ONO막의 들림현상이 발생하여 소자특성을 저하시키는 단점이 있다.In the method of manufacturing a flash memory device according to the prior art, since the subsequent oxidation process is performed after the floating gate and the control gate are formed, there is a disadvantage in that the lifting characteristic of the ONO film occurs and the device characteristics are lowered.
또한, 플로팅게이트를 분리시키기 위한 자기정렬 식각공정은 식각 타겟트가 적정치를 넘으면 반도체기판의 공격(attack)이 발생하기 때문에 주의를 요한다.In addition, the self-aligned etching process for separating the floating gate requires attention because an attack of the semiconductor substrate occurs when the etching target exceeds an appropriate value.
그리고, 콘트롤 게이트가 수직해야 자기정렬식각공정시 콘트톨게이트의 측면공격(side attack)을 방지할 수 있기 때문에 공정마진이 부족할 수 있다.In addition, since the control gate is vertical to prevent side attack of the control gate during the self-aligned etching process, the process margin may be insufficient.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 플로팅게이트 형성공정을 단순화시킬 수 있음은 물론 콘트롤게이트 형성시의 공정마진을 얻을 수 있는 플레쉬 메모리소자의 제조방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above-mentioned problems of the prior art, and provides a method of manufacturing a flash memory device that can simplify the process of forming a floating gate and obtain a process margin when forming a control gate. There is a purpose.
또한, 본 발명의 다른 목적은 플로팅게이트의 크기가 커지므로 인한 유효채널길이의 마진을 확보할 수 있고 셀의 채널길이의 조절을 용이하게 할 수 있는 플레쉬 메모리소자의 제조방법을 제공함에 있다.In addition, another object of the present invention is to provide a method of manufacturing a flash memory device that can secure the margin of the effective channel length due to the increase in the size of the floating gate and to facilitate the adjustment of the channel length of the cell.
도 1 내지 2는 종래 기술에 따른 플레쉬 메모리소자의 플로팅 게이트라인 형성방법을 설명하기 위한 공정단면도이다.1 and 2 are cross-sectional views illustrating a method of forming a floating gate line of a flash memory device according to the related art.
도 3 은 종래기술에 따른 플레쉬 메모리소자의 플로팅 게이트 형성하기 위한 플로팅 게이트라인의 레이아웃도이다.3 is a layout diagram of a floating gate line for forming a floating gate of a flash memory device according to the prior art.
도 4 내지 5는 종래 기술에 따른 플레쉬 메모리소자의 제조방법을 설명하기 위한 공정단면도로서, 도 3의 Ⅳ-Ⅳ선에 따른 단면도이다.4 to 5 are cross-sectional views taken along line IV-IV of FIG. 3 as a process cross-sectional view illustrating a method of manufacturing a flash memory device according to the prior art.
도 6 내지 도 10는 본 발명에 따른 플레쉬 메모리소자의 제조방법을 설명하기 위한 공정단면도이다.6 to 10 are cross-sectional views illustrating a method of manufacturing a flash memory device according to the present invention.
[도면부호의설명][Description of Drawing Reference]
21 : 반도체기판 23 : 게이트산화막21 semiconductor substrate 23 gate oxide film
25 : 산화막 26 : 트렌치25 oxide film 26 trench
27 : 제1감광막패턴 29 : 제1폴리실리콘층27: first photosensitive film pattern 29: the first polysilicon layer
31 : 제2감광막 33 : ONO막31: second photosensitive film 33: ONO film
35 : 제2폴리실리콘층 37 : 텅스텐실리사이드막35: second polysilicon layer 37: tungsten silicide film
39 : 절연막 41 : 제3 감광막패턴39: insulating film 41: third photosensitive film pattern
상기 목적을 달성하기 위한 본 발명에 따른 플레쉬 메모리소자의 제조방법은, 반도체기판을 제공하는 단계; 상기 반도체기판상에 게이트산화막을 형성하는 단계; 상기 게이트산화막상에 산화막을 형성하는 단계; 상기 산화막의 일정부분을 선택적으로 패터닝하여 산화막내에 트렌치를 형성하는 단계; 상기 트렌치내에 플로팅게이트를 형성하는 단계; 상기 플로팅게이트를 포함한 선택적으로 패터닝된 산화막의 상면에 ONO막을 형성하는 단계; 상기 플로팅게이트와 대응되는 상기 ONO막상에 콘트롤게이트를 형성하는 단계를 포함하여 구성되는 것을 특징으로한다.According to another aspect of the present invention, there is provided a method of manufacturing a flash memory device, the method including: providing a semiconductor substrate; Forming a gate oxide film on the semiconductor substrate; Forming an oxide film on the gate oxide film; Selectively patterning a portion of the oxide film to form a trench in the oxide film; Forming a floating gate in the trench; Forming an ONO film on an upper surface of the selectively patterned oxide film including the floating gate; And forming a control gate on the ONO film corresponding to the floating gate.
또한, 본 발명에 따른 플레쉬 메모리소자의 제조방법은, 반도체기판을 제공하는 단계; 상기 반도체기판상에 게이트산화막을 형성하는 단계; 상기 게이트산화막상에 산화막을 형성하는 단계; 상기 산화막상에 제1감광막패턴을 형성하는 단계; 상기 제1감광막패턴을 마스크로 상기 산화막의 일정부분을 선택적으로 패터닝하여 산화막내에 트렌치를 형성하는 단계; 상기 제1감광막패턴을 제거하고, 상기 트렌치를 포함한 산화막상에 제1폴리실리콘층과 제2감광막을 순차적으로 형성하는 단계; 상기 제2감광막패턴과 제1폴리실리콘층을 상기 산화막의 상면이 노출되도록 전면식각하여 상기 트렌치내에 제1폴리실리콘층패턴을 형성하는 단계; 상기 전면식각되고 남은 제2감광막패턴을 제거하는 단계; 상기 제1폴리실리콘층패턴을 포함한 전체구조의 상면에 ONO막과 제2폴리실리콘층 및 텅스텐실리사이드막 그리고 절연막을 순차적으로 형성하는 단계; 상기 절연막상에 제3감광막패턴을 형성하는 단계; 상기제3감광막패턴을 마스크로 상기 절연막과 텅스텐실리사이드막 및 제2폴리실리콘층을 선택적으로 패터닝하는 단계를 포함하여 이루어지는 것을 특징으로한다. 이하, 본 발명의 바람직한 실시예에 따른 플레쉬 메모리소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.In addition, a method of manufacturing a flash memory device according to the present invention includes the steps of providing a semiconductor substrate; Forming a gate oxide film on the semiconductor substrate; Forming an oxide film on the gate oxide film; Forming a first photoresist pattern on the oxide film; Selectively patterning a portion of the oxide film using the first photoresist pattern as a mask to form a trench in the oxide film; Removing the first photoresist pattern and sequentially forming a first polysilicon layer and a second photoresist layer on the oxide film including the trench; Forming a first polysilicon layer pattern in the trench by etching the second photoresist layer pattern and the first polysilicon layer on the entire surface of the oxide layer to expose the upper surface of the oxide layer; Removing the second photoresist pattern remaining after the front surface etching; Sequentially forming an ONO film, a second polysilicon layer, a tungsten silicide film, and an insulating film on an upper surface of the entire structure including the first polysilicon layer pattern; Forming a third photoresist film pattern on the insulating film; And selectively patterning the insulating layer, the tungsten silicide layer, and the second polysilicon layer using the third photoresist pattern as a mask. Hereinafter, a method of manufacturing a flash memory device according to a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 6 내지 도 10은 본 발명에 따른 플레쉬 메모리소자의 제조방법을 설명하기 위한 공정단면도이다.6 to 10 are cross-sectional views illustrating a method of manufacturing a flash memory device according to the present invention.
본 발명의 바람직한 실시예에 따른 플레쉬 메모리소자의 제조방법은, 도 6에 도시된 바와같이, 먼저 반도체기판(21)상에 게이트산화막(23)을 증착하고, 상기 게이트산화막(23)상에 산화막(25)을 증착한다.In the method of manufacturing a flash memory device according to an exemplary embodiment of the present invention, as shown in FIG. 6, a gate oxide film 23 is first deposited on a semiconductor substrate 21, and an oxide film is formed on the gate oxide film 23. (25) is deposited.
상기 게이트산화막(23)상에 제1감광막(미도시)을 도포하고, 상기 제1감광막을 포토리소그래피기술을 이용하여 노광 및 현상공정을 통해 선택적으로 패터닝하여 제1감광막패턴(27)을 형성한다.A first photoresist layer (not shown) is coated on the gate oxide layer 23, and the first photoresist layer is selectively patterned through an exposure and development process using photolithography to form a first photoresist pattern 27. .
그다음, 상기 제1감광막패턴(27)을 마스크로 상기 산화막(25)을 선택적으로 패터닝하여 산화막(25)내에 산화막트렌치(26)을 형성한다.Next, the oxide film 25 is selectively patterned using the first photoresist pattern 27 as a mask to form an oxide film trench 26 in the oxide film 25.
이어서, 도 7에 도시된 바와같이, 제1감광막패턴(27)을 제거한후, 상기 패터닝된 산화막패턴 (25a)과 산화막트렌치(26)을 포함한 전체 구조의 상면에 제1폴리실리콘층 (29)을 형성하고, 상기 제1폴리실리콘층(29)상에 제2감광막(31)을 도포한다.Subsequently, as shown in FIG. 7, after the first photoresist layer pattern 27 is removed, the first polysilicon layer 29 is formed on the upper surface of the entire structure including the patterned oxide layer pattern 25a and the oxide layer trench 26. And a second photosensitive film 31 is coated on the first polysilicon layer 29.
그다음, 도 8에 도시된 바와같이, 제2감광막(31)과 제1폴리실리콘층 (29)을 상기 산화막패턴(25a)의 상면이 노출될때까지 전면식각한후 상기 전면식각되고 남은 제2감광막(31)을 제거한다.Subsequently, as shown in FIG. 8, the second photoresist layer 31 and the first polysilicon layer 29 are etched until the top surface of the oxide pattern 25a is exposed, and then the second photoresist layer is left over and etched. Remove (31).
이어서, 상기 전면식각되고 남은 제1폴리실리콘층패턴(29a)과 산화막 (25a)상에 ONO막(33)을 증착하고, 상기 ONO막(33)상에 제2폴리실리콘층(35)과 텅스텐실리사이드막(37) 및 절연막(39)을 순차적으로 형성한다.Subsequently, an ONO film 33 is deposited on the remaining first etched polysilicon layer pattern 29a and the oxide film 25a, and the second polysilicon layer 35 and tungsten are formed on the ONO film 33. The silicide film 37 and the insulating film 39 are sequentially formed.
이때, 상기 전면식각된 제1폴리실리콘층패턴(29a)은 플로팅게이트로 사용한다. 또한, 상기 제1폴리실리콘층패턴(29a)은 요철이 있는 형태로 형성할 수도 있다. 한편, 상기 플로팅게이트의 재질로는 상기 폴리실리콘 외에 도핑된 폴리실리콘, 비정질 실리콘, 이온주입된 폴리실리콘중에서 어느 하나를 선택하여 사용할 수도 있다.In this case, the front etched first polysilicon layer pattern 29a is used as a floating gate. In addition, the first polysilicon layer pattern 29a may be formed in a concave-convex shape. On the other hand, as the material of the floating gate may be used in addition to the polysilicon selected from any one of the doped polysilicon, amorphous silicon, ion implanted polysilicon.
그다음, 상기 절연막(39)상에 제3감광막(미도시)을 도포하고, 상기 제3감광막을 포토리소그래피공정기술을 이용하여 노광 및 현상공정을 통해 선택적으로 패터닝하여 상기 산화막트렌치(26)에 대응하는 상기 절연막(39)부분상제3감광막패턴(41)을 형성한다.Next, a third photoresist film (not shown) is coated on the insulating film 39, and the third photoresist film is selectively patterned through an exposure and development process using a photolithography process technology to correspond to the oxide film trench 26. The third photosensitive film pattern 41 on the insulating film 39 is formed.
이어서, 상기 제3감광막패턴(41)을 마스크로 상기 절연막(39)과 텅스텐실리사이드막(37) 및 제2폴리실리콘층(35)을 선택적으로 제거하여 절연막패턴(39a)과 텅스텐실리사이드막패턴(37a) 및 제2폴리실리콘층패턴(35a)을 형성한다. 이때, 상기 제2 폴리실리콘층패턴(35a)과 텅스텐실리사이드막패턴 (37a)은 콘트롤게이트로 사용한다. 한편, 상기 콘트롤게이트 재질로는 상기 텅스텐실리사이드 외에 W, CoSix, TiSix 중에서 어느 하나를 선택하여 사용할 수도 있다.Subsequently, the insulating layer 39, the tungsten silicide layer 37, and the second polysilicon layer 35 are selectively removed using the third photoresist layer pattern 41 as a mask to form the insulating layer pattern 39a and the tungsten silicide layer pattern ( 37a) and the second polysilicon layer pattern 35a are formed. In this case, the second polysilicon layer pattern 35a and the tungsten silicide layer pattern 37a are used as control gates. Meanwhile, the control gate material may be selected from W, CoSix, and TiSix in addition to the tungsten silicide.
그다음, 상기 제3감광막패턴(41)을 제거하여 플레쉬 메모리소자의 게이트 형성을 완료한다.Next, the third photoresist pattern 41 is removed to complete the gate formation of the flash memory device.
상기에서 설명한 바와같이, 본 발명에 따른 플레쉬 메모리소자의 제조방법에 있어서는 다음과 같은 효과가 있다.As described above, the manufacturing method of the flash memory device according to the present invention has the following effects.
본 발명에 따른 플레쉬메모리소자의 게이트 형성시에, 종래에는 플로팅 게이트패턴을 형성하기 위해, 제1 폴리실리콘층을 식각하는 공정과 콘트롤 게이트를 정의한 후에 진행하는 자기정렬식각공정을 통해 형성하였던 것과는 달리, 본 발명에 있어서는 한번의 산화막 트렌치 식각공정을 통해 게이트 형성이 가능하다.In the gate formation of the flash memory device according to the present invention, unlike the conventional method, in order to form a floating gate pattern, a process of etching a first polysilicon layer and a self-aligned etching process performed after defining a control gate are performed. In the present invention, the gate can be formed through a single oxide trench trench process.
또한, 본 발명에 있어서는, 종래에 비해 플로팅게이트의 크기가 커짐으로써 플레쉬 메모리소자의 유효 채널길이 마진을 얻을 수 있을 뿐만 아니라 채널길이의 조절을 용이하게 할 수 있다.In addition, in the present invention, as the size of the floating gate becomes larger than in the related art, the effective channel length margin of the flash memory device can be obtained, and the channel length can be easily adjusted.
그리고, 본 발명에 있어서는 자기정렬식각 공정을 통해 플로팅게이트를 형성시킬때 콘트롤게이트의 공격(attack)을 고려할 필요가 없기 때문에 게이트 형성시의 공정마진을 얻을 수 있다.In the present invention, since the attack of the control gate does not need to be considered when the floating gate is formed through the self-aligned etching process, a process margin at the gate formation can be obtained.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.On the other hand, the present invention is not limited to the above-described specific preferred embodiments, and various changes can be made by those skilled in the art without departing from the gist of the invention claimed in the claims. will be.
Claims (9)
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Citations (4)
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|---|---|---|---|---|
| KR970004034A (en) * | 1995-06-20 | 1997-01-29 | Nonvolatile Memory Cells and Manufacturing Method Thereof | |
| JPH10326843A (en) * | 1997-05-26 | 1998-12-08 | Sony Corp | Semiconductor nonvolatile storage device and its production |
| KR19990072300A (en) * | 1998-02-25 | 1999-09-27 | 포만 제프리 엘 | Nvram cell having increased coupling ratio between a control gate and floating gate without an increase in cell area |
| JP2000012709A (en) * | 1998-06-18 | 2000-01-14 | Toshiba Corp | Nonvolatile semiconductor memory and its manufacture |
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2001
- 2001-06-15 KR KR10-2001-0033862A patent/KR100422347B1/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970004034A (en) * | 1995-06-20 | 1997-01-29 | Nonvolatile Memory Cells and Manufacturing Method Thereof | |
| JPH10326843A (en) * | 1997-05-26 | 1998-12-08 | Sony Corp | Semiconductor nonvolatile storage device and its production |
| KR19990072300A (en) * | 1998-02-25 | 1999-09-27 | 포만 제프리 엘 | Nvram cell having increased coupling ratio between a control gate and floating gate without an increase in cell area |
| JP2000012709A (en) * | 1998-06-18 | 2000-01-14 | Toshiba Corp | Nonvolatile semiconductor memory and its manufacture |
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