KR100877265B1 - Method for manufacturing semiconductor flash memory device - Google Patents

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임현주
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Abstract

A method for manufacturing semiconductor flash memory device is provided to forming the uniform source line at the semiconductor flash memory by rounding selectively through the active area without RCS ion injection process. A method for manufacturing semiconductor flash memory device is comprised of steps: forming an isolation film on isolation region of a semiconductor substrate; forming a first photo resist pattern on the semiconductor substrate in which the isolation film is formed; forming the floating gate(210') and control gate(206') by performing the etching process of the first photo resist pattern with a mask; forming the second photoresist pattern on the front side of the semiconductor substrate; removing the isolation film by etching the second photoresist pattern(214) with the mask. Here, the reactive ion etching is progressed so that the etch rate of the floating gate and control gate and element isolation film are different.

Description

반도체 플래시 메모리 소자 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR FLASH MEMORY DEVICE}Method for manufacturing semiconductor flash memory device {METHOD FOR MANUFACTURING SEMICONDUCTOR FLASH MEMORY DEVICE}

본 발명은 반도체 플래시 메모리 소자 제조 기술에 관한 것으로, 특히 플래시 메모리에서 소스 라인(source line)을 형성하기 위한 리세스 공통 소스(Recessed Common Source) 공정이 적용되는 반도체 플래시 메모리 소자 제조 방법에 관한 것이다.The present invention relates to a semiconductor flash memory device manufacturing technology, and more particularly, to a method for manufacturing a semiconductor flash memory device to which a recessed common source process for forming a source line in a flash memory is applied.

반도체 회로의 고 집적도 경쟁력이 높아짐에 따라 셀(cell) 크기의 축소는 필수 불가결하며, 따라서 미세 회로를 구현하기 위한 노력은 지속되고 있다. SAC(Self Aligned Contact), SA-STI(Self Aligned-Shallow Trench Isolation)와 같은 셀프-얼라인 기술은 이러한 노력의 일환이라 볼 수 있으며, 오늘날 반도체 소자의 셀 크기를 최소화하는데 결정적인 역할을 하고 있다.As the competitiveness of high-density semiconductor circuits increases, the reduction of cell size is indispensable, and thus efforts to implement microcircuits continue. Self-aligned technologies such as Self Aligned Contact (SAC) and Self Aligned-Shallow Trench Isolation (SA-STI) are part of this effort and are critical to minimizing cell size in today's semiconductor devices.

한편, 리세스 공통 소스(Recessed Common Source : 이하 RCS라 함) 공정은, SAS(Self Aligned Source) 방식으로 플래시 소자의 공통 소스 라인(common source line)을 형성하는 공정을 지칭한다.Meanwhile, a recessed common source (hereinafter referred to as RCS) process refers to a process of forming a common source line of a flash device in a SAS (Self Aligned Source) method.

기본적으로 플래시 메모리 소자에서 소스 층을 형성시킬 때 각 단위 셀마다 콘택을 연결하는 방법이 있지만, 이 방법은 콘택 마진(contact margin)을 고려해야 하기 때문에 고집적 소자에는 적절하지 않은 방법이다.Basically, when forming a source layer in a flash memory device, there is a method of connecting contacts to each unit cell, but this method is not suitable for highly integrated devices because a contact margin must be considered.

따라서 최근에는 플래시 메모리 소자의 고집적화를 실현하기 위해 공통 소스 라인을 많이 적용하고 있다. 즉, 두 플래시 메모리 소자 사이의 STI의 격리 물질을 제거하고 이온 주입 공정을 통해 공통 소스를 형성하는 공정이 있다.Therefore, in recent years, many common source lines have been applied to realize high integration of flash memory devices. That is, there is a process of removing the isolation material of the STI between the two flash memory devices and forming a common source through an ion implantation process.

이하, 첨부된 도면을 참조하여 종래 기술에 의한 플래시 메모리 소자 제조 방법을 설명하기로 한다.Hereinafter, a method of manufacturing a flash memory device according to the prior art will be described with reference to the accompanying drawings.

도 1a 내지 도 1g는 종래 기술에 의한 플래시 메모리 소자 제조 방법을 나타낸 공정 단면도이다.1A to 1G are cross-sectional views illustrating a method of manufacturing a flash memory device according to the prior art.

먼저, 도 1a에 도시한 바와 같이, 액티브 영역과 소자 분리 영역으로 정의된 반도체 기판(100)의 소자 분리 영역에 소자 분리막(102)을 형성한다.First, as shown in FIG. 1A, an isolation layer 102 is formed in an isolation region of the semiconductor substrate 100 defined as an active region and an isolation region.

이어서, 반도체 기판(100)의 액티브 영역에 터널링 산화막(104)을 형성하고, 상기 터널링 산화막(104) 상부에 플로팅 게이트(Floating Gate : 이하 FG라 함)용 제 1 폴리실리콘(106)을 일정 두께, 예를 들면 2000∼3000Å 정도의 두께로 형성한다.Subsequently, a tunneling oxide film 104 is formed in the active region of the semiconductor substrate 100, and the first polysilicon 106 for floating gate (FG) is formed on the tunneling oxide film 104. For example, it is formed in thickness of about 2000-3000 GPa.

이후 상기 제 1 폴리실리콘(106) 상부에 산화막/질화막/산화막(oxide/nitride/oxide : 이하 ONO라 함) 구조의 게이트 절연막(108)을 형성한다.Thereafter, a gate insulating layer 108 having an oxide / nitride / oxide (hereinafter referred to as ONO) structure is formed on the first polysilicon 106.

여기서 상기 ONO 구조의 게이트 절연막(108)을 형성하기 위해서는, 상기 제 1 폴리실리콘(106)을 열산화시켜 제 1 산화막을 형성한 후, 상기 제 1 산화막 상에 열공정으로 실리콘 질화막을 형성하고, 그 위에 다시 열공정으로 제 2 산화막을 형 성한 다음 어닐링(annealing)한다.In order to form the gate insulating film 108 having the ONO structure, the first polysilicon 106 is thermally oxidized to form a first oxide film, and then a silicon nitride film is formed on the first oxide film by a thermal process. The second oxide film is formed on the thermal process again and then annealed.

상기 게이트 절연막(108)을 형성한 후에는, 그 상부에 컨트롤 게이트(Control Gate : 이하 CG라 함)용 제 2 폴리실리콘(110)을 일정 두께, 예를 들면 2000∼3000Å 정도의 두께로 증착한다.After the gate insulating film 108 is formed, a second polysilicon 110 for a control gate (hereinafter referred to as CG) is deposited on the upper portion with a predetermined thickness, for example, about 2000 to 3000 GPa. .

그리고 상기 제 2 폴리실리콘(110) 상부에 제 1 포토레지스트를 도포한 후 노광 및 현상 공정을 진행하여 제 1 포토레지스트 패턴(112)을 형성한다.The first photoresist is coated on the second polysilicon 110 and then exposed to light and developed to form the first photoresist pattern 112.

한편, 도 1b에서는, 상기 제 1 포토레지스트 패턴(112)을 식각 마스크로 하여 상기 제 2 폴리실리콘(110), 게이트 절연막(108), 제 1 폴리실리콘(106), 터널링 산화막(104)을 선택적으로 식각하여 CG 및 FG를 형성한다. 도 1b에서 도면부호 110', 106'은 식각 처리된 이후의 제 2 폴리실리콘, 제 1 폴리실리콘을 각각 나타내며, 이들 식각 처리된 이후의 제 2 폴리실리콘 및 제 1 폴리실리콘이 CG 및 FG를 의미한다.Meanwhile, in FIG. 1B, the second polysilicon 110, the gate insulating layer 108, the first polysilicon 106, and the tunneling oxide layer 104 are selectively selected using the first photoresist pattern 112 as an etch mask. Etch to form CG and FG. In FIG. 1B, reference numerals 110 ′ and 106 ′ denote second polysilicon and first polysilicon after etching, respectively, and the second polysilicon and the first polysilicon after these etching treatment mean CG and FG. do.

도 1c에서는 상기 식각 마스크로 사용된 제 1 포토레지스트 패턴(112)을 제거한다.In FIG. 1C, the first photoresist pattern 112 used as the etching mask is removed.

도 1d에서는 상기 FG(106') 및 CG(110')를 포함한 반도체 기판(100)의 전면에 제 2 포토레지스트를 도포한 후 노광 및 현상 공정으로 제 2 포토레지스트를 패터닝하여 제 2 포토레지스트 패턴(114)을 형성함으로써 소스 영역을 정의한다. 도 1d에서 알 수 있듯이, 제 2 포토레지스트 패턴(114)은 CG(110')의 상부층 일부가 노출이 되도록 형성되는데, 그 이유는 그 이유는 RCS 공정에서 소스 라인 형성시 미스-얼라인(miss-align)될 수 있는 여지를 최소화하기 위함이다.In FIG. 1D, a second photoresist is coated on the entire surface of the semiconductor substrate 100 including the FG 106 ′ and the CG 110 ′, and then the second photoresist pattern is patterned by an exposure and development process. The source region is defined by forming 114. As can be seen in FIG. 1D, the second photoresist pattern 114 is formed such that a portion of the top layer of the CG 110 ′ is exposed, for the reason that a miss-alignment occurs during source line formation in the RCS process. to minimize the possibility of alignment.

이후 도 1e에서는 상기 제 2 포토레지스트 패턴(114)을 마스크로 하여 상기 소자 분리막(102)을 식각, 예를 들면 반응성 이온 식각(Reactive Ion Etching : 이하 RIE라 함) 공정에 의해 식각하여 소스 영역을 노출시킨다. 여기서, 상기 소스 영역을 노출시키기 위한 RIE는 상기 소자 분리막(102)을 제거하기 위한 공정이며, 상기 소자 분리막(102)을 제거할 때 사용되는 식각 가스는 C4F8 및 CHF3 가스를 메인 가스로 하고, 상기 메인 가스에 Ar과 O2를 첨가하여 진행한다.Next, in FIG. 1E, the device isolation layer 102 is etched by using the second photoresist pattern 114 as a mask, for example, by a reactive ion etching process (hereinafter referred to as RIE). Expose Here, the RIE for exposing the source region is a process for removing the device isolation layer 102, and the etching gas used to remove the device isolation layer 102 includes C 4 F 8 and CHF 3 gas as the main gas. Ar and O 2 are added to the main gas to proceed.

이때, 소스 라인이 잘 연결되기 위해서는 이온주입이 액티브 영역의 측면과 하부 및 상부 모든 부분에 걸쳐 골고루 이루어져야 한다. 이를 위해서는 RCS RIE 공정이 액티브 라운딩 프로파일(active rounding profile)을 형성하는데 유리하게 적용될 수 있다.In this case, in order for the source line to be well connected, ion implantation should be evenly distributed over the sides of the active region and all parts of the lower and upper portions. To this end, the RCS RIE process can be advantageously applied to form an active rounding profile.

도 1f에서는 상기 제 2 포토레지스트 패턴(114)을 마스크로 하여 상기 노출된 반도체 기판(100')의 소스 영역에 불순물 이온을 주입하여 공통 소스 불순물 영역(116)을 형성한다.In FIG. 1F, a common source impurity region 116 is formed by implanting impurity ions into a source region of the exposed semiconductor substrate 100 ′ using the second photoresist pattern 114 as a mask.

끝으로, 도 1g에서는, 상기 제 2 포토레지스트 패턴(114)을 제거하고 상기 반도체 기판(100')에 열처리 공정을 실시하여 상기 공통 소스 불순물 영역(116)내에 주입된 불순물 이온을 확산시킨다.Finally, in FIG. 1G, the second photoresist pattern 114 is removed and a heat treatment process is performed on the semiconductor substrate 100 ′ to diffuse the impurity ions implanted into the common source impurity region 116.

이와 같은 공정 과정을 거침으로써, 반도체 플래시 메모리 소자 제조, 특히 공통 소스 라인 형성 과정이 완료된다.By such a process, the semiconductor flash memory device fabrication, in particular the common source line forming process is completed.

그런데 종래의 반도체 플래시 메모리 소자 제조 방법에서는 몇 가지 문제점들이 발생된다.However, some problems occur in the conventional method of manufacturing a semiconductor flash memory device.

예컨대, 도 1e에 도시한 바와 같이, 포토레지스트를 마스크로 이용하여 소스 영역에 해당하는 절연막을 식각할 때, 포토레지스트의 미스 얼라인(miss align) 등에 의해 CG의 상부층이 손실(A)될 수 있다. 도 1e에서 도면부호 110''은 그 상부층이 손실된 경우의 CG를 나타낸다.For example, as illustrated in FIG. 1E, when the insulating layer corresponding to the source region is etched using the photoresist as a mask, the upper layer of CG may be lost (A) due to miss alignment of the photoresist. have. In Fig. 1E, reference numeral 110 '' denotes CG when the upper layer is lost.

여기서 CG의 손실 원인은 식각 마스크로 사용되고 있는 포토레지스트가 소스 라인 영역에 정확히 얼라인되기 어렵기 때문이라고 할 수 있다. 만일, 포토레지스트의 얼라인이 부정확하게 되어 포토레지스트가 소스 라인 안에 존재하게 되면, 식각 및 불순물 이온 주입 공정시 블록킹(blocking) 역할을 하게 되므로 포토레지스트의 오픈 마진(open margin)을 확보해야 한다.The reason for the loss of CG may be that the photoresist used as an etching mask is difficult to be exactly aligned with the source line region. If the alignment of the photoresist is inaccurate and the photoresist is present in the source line, the photoresist may have a blocking role during the etching and impurity ion implantation processes, thereby ensuring an open margin of the photoresist.

따라서 실제 공통 소스 영역 공정 시에는 CG로 사용되는 폴리실리콘이 식각 마스크의 일부로 사용되고 있다. 이로 인해 CG로 사용되는 폴리실리콘의 상층부에 손실이 생겨 살리사이드(salicide) 영역이 줄어들 뿐만 아니라, 과도한 폴리실리콘의 손실이 발생하면 ONO 부분에 부담을 주게 되어 W/L(Word Line) 페일(fail) 문제를 일으킬 수 있는 원인이 될 수도 있다.Therefore, polysilicon, which is used as a CG, is used as part of an etching mask in a common source region process. This causes loss in the upper layer of polysilicon used as CG, which reduces the salicide area, and puts a burden on the ONO part when excessive polysilicon loss occurs, causing W / L (Word Line) fail. This may be the cause of the problem.

또한, 도 1e에 도시한 바와 같이, 소스 라인 부분이 식각 공정시 전체적으로 개방되어 있기 때문에 절연막, 즉 소자 분리막을 식각할 때 액티브 영역의 손실(B) 이 발생한다는 것이다.In addition, as shown in FIG. 1E, since the source line portion is entirely open during the etching process, loss of the active region B occurs when the insulating film, that is, the device isolation film, is etched.

이로 인해, 불순물 이온 주입 후 이온 확산층이 정상적으로 형성되지 않아 소자의 성능을 저하시키는 원인이 된다.As a result, the ion diffusion layer is not normally formed after the impurity ion implantation, which causes a decrease in the performance of the device.

이에 본 발명은, 반도체 플래시 메모리에서 소스 라인을 형성하기 위한 RCS 공정을 진행할 때 게이트의 상층부 손실은 유발하지 않고 액티브 영역만 선택적으로 라운딩 시켜 RCS 이온주입 공정시 균일한 소스 라인을 형성할 수 있는 반도체 플래시 메모리 소자 제조 방법을 제공하고자 한다.Accordingly, the present invention provides a semiconductor capable of forming a uniform source line during an RCS ion implantation process by selectively rounding only an active region without causing loss of an upper layer of the gate when performing an RCS process for forming a source line in a semiconductor flash memory. A flash memory device manufacturing method is provided.

본 발명의 과제를 해결하기 위한 바람직한 실시예에 따르면, a) 반도체 기판의 소자 분리 영역에 소자 분리막을 형성하는 단계와, b) 상기 소자 분리막이 형성된 반도체 기판 상부면에 대해 제 1 포토레지스트 패턴을 형성하는 단계와, c) 상기 제 1 포토레지스트 패턴을 마스크로 한 식각 공정을 진행하여 플로팅 게이트 및 컨트롤 게이트를 형성하는 단계와, d) 상기 플로팅 게이트, 컨트롤 게이트, 제 1 포토레지스트 패턴을 포함한 반도체 기판의 전면에 제 2 포토레지스트 패턴을 형성하여 소스 영역을 정의하는 단계와, e) 상기 제 2 포토레지스트 패턴을 마스크로 식각 공정을 진행하여 상기 소자 분리막을 제거하되, 상기 제 1 포토레지스트 패턴에 의해 상기 컨트롤 게이트의 상층부의 손실을 방지하는 단계를 포함하는 반도체 플래시 메모리 소자 제조 방법을 제공한다.According to a preferred embodiment of the present invention, a) forming a device isolation layer in the device isolation region of the semiconductor substrate, and b) a first photoresist pattern on the upper surface of the semiconductor substrate formed with the device isolation film C) forming a floating gate and a control gate by performing an etching process using the first photoresist pattern as a mask, and d) a semiconductor including the floating gate, the control gate and the first photoresist pattern. Forming a second photoresist pattern on the entire surface of the substrate to define a source region; and e) removing the device isolation layer by performing an etching process using the second photoresist pattern as a mask. Manufacturing a semiconductor flash memory device comprising preventing the upper layer of the control gate by It provides the law.

본 발명에 의하면, 반도체 플래시 메모리에서 소스 라인을 형성하기 위한 RCS 공정을 진행할 때 게이트의 상층부 손실은 유발하지 않고 액티브 영역만 선택적으로 라운딩 시킴으로써, RCS 이온주입 공정시 균일한 소스 라인을 형성할 수 있다.According to the present invention, a uniform source line can be formed during an RCS ion implantation process by selectively rounding only an active region without causing loss of an upper layer of a gate when performing an RCS process for forming a source line in a semiconductor flash memory. .

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 반도체 플래시 메모리 소자 제조 방법을 나타낸 공정 단면도이다.2A to 2F are cross-sectional views illustrating a method of manufacturing a semiconductor flash memory device according to an exemplary embodiment of the present invention.

먼저, 도 2a에 도시한 바와 같이, 액티브 영역과 소자 분리 영역으로 정의된 반도체 기판(200)의 소자 분리 영역에 소자 분리막(202)을 형성한다.First, as shown in FIG. 2A, an isolation layer 202 is formed in an isolation region of the semiconductor substrate 200 defined as an active region and an isolation region.

이어서, 반도체 기판(200)의 액티브 영역에 터널링 산화막(204)을 형성하고, 상기 터널링 산화막(204) 상부에 플로팅 게이트(Floating Gate : 이하 FG라 함)용 제 1 폴리실리콘(206)을 일정 두께, 예를 들면 2000∼3000Å 정도의 두께로 형성한다.Subsequently, a tunneling oxide film 204 is formed in an active region of the semiconductor substrate 200, and the first polysilicon 206 for a floating gate (hereinafter referred to as FG) is formed on the tunneling oxide film 204 by a predetermined thickness. For example, it is formed in thickness of about 2000-3000 GPa.

이후 상기 제 1 폴리실리콘(206) 상부에 산화막/질화막/산화막(oxide/nitride/oxide : 이하 ONO라 함) 구조의 게이트 절연막(208)을 형성한다.Thereafter, a gate insulating film 208 having an oxide / nitride / oxide (hereinafter referred to as ONO) structure is formed on the first polysilicon 206.

여기서 상기 ONO 구조의 게이트 절연막(208)을 형성하기 위해서는, 상기 제 1 폴리실리콘(206)을 열산화시켜 제 1 산화막을 형성한 후, 상기 제 1 산화막 상에 열공정으로 실리콘 질화막을 형성하고, 그 위에 다시 열공정으로 제 2 산화막을 형성한 다음 어닐링(annealing)한다.In order to form the gate insulating film 208 having the ONO structure, the first polysilicon 206 is thermally oxidized to form a first oxide film, and then a silicon nitride film is formed on the first oxide film by a thermal process. The second oxide film is formed again on the thermal process and then annealed.

상기 게이트 절연막(208)을 형성한 후에는, 그 상부에 컨트롤 게이트(Control Gate : 이하 CG라 함)용 제 2 폴리실리콘(210)을 일정 두께, 예를 들면 2000∼3000Å 정도의 두께로 증착한다.After the gate insulating film 208 is formed, a second polysilicon 210 for a control gate (hereinafter referred to as CG) is deposited on the upper portion with a predetermined thickness, for example, about 2000 to 3000 GPa. .

그리고 상기 제 2 폴리실리콘(210) 상부에 제 1 포토레지스트를 도포한 후 노광 및 현상 공정을 진행하여 제 1 포토레지스트 패턴(212)을 형성한다.The first photoresist is coated on the second polysilicon 210 and then exposed to light and developed to form a first photoresist pattern 212.

한편, 도 2b에서는, 상기 제 1 포토레지스트 패턴(212)을 식각 마스크로 하여 상기 제 2 폴리실리콘(210), 게이트 절연막(208), 제 1 폴리실리콘(206), 터널링 산화막(204)을 선택적으로 식각하여 CG 및 FG를 형성한다. 도 2b에서 도면부호 210', 206'은 식각 처리된 이후의 제 2 폴리실리콘, 제 1 폴리실리콘을 각각 나타내며, 이들 식각 처리된 이후의 제 2 폴리실리콘 및 제 1 폴리실리콘이 CG 및 FG를 의미한다.2B, the second polysilicon 210, the gate insulating layer 208, the first polysilicon 206, and the tunneling oxide layer 204 may be selectively selected using the first photoresist pattern 212 as an etching mask. Etch to form CG and FG. In FIG. 2B, reference numerals 210 'and 206' denote second polysilicon and first polysilicon after etching, respectively, and the second polysilicon and the first polysilicon after these etching treatment mean CG and FG. do.

도 2c에서는 상기 FG(206'), CG(210'), 제 1 포토레지스트 패턴(212)을 포함한 반도체 기판(200)의 전면에 제 2 포토레지스트를 도포한 후 노광 및 현상 공정으로 제 2 포토레지스트를 패터닝하여 제 2 포토레지스트 패턴(214)을 형성함으로써 소스 영역을 정의한다. 도 2c에서 알 수 있듯이, 제 2 포토레지스트 패턴(214)은 최상층인 제 1 포토레지스트 패턴(212)의 상부층 일부가 노출이 되도록 형성되는데, 그 이유는 RCS 공정에서 소스 라인 형성시 미스-얼라인(miss-align)될 수 있는 여지를 최소화하기 위함이다.In FIG. 2C, the second photoresist is coated on the entire surface of the semiconductor substrate 200 including the FG 206 ′, the CG 210 ′, and the first photoresist pattern 212. The source region is defined by patterning the resist to form a second photoresist pattern 214. As can be seen in FIG. 2C, the second photoresist pattern 214 is formed such that a portion of the upper layer of the first photoresist pattern 212, which is the uppermost layer, is exposed, because of mis-alignment during source line formation in the RCS process. This is to minimize the possibility of (miss-align).

여기서, 본 실시예가 종래의 반도체 플래시 메모리 소자 제조 방법과 비교했을 때 가장 큰 차이점으로 부각될 수 있는 점은, 상기 제 1 포토레지스트 패 턴(212)의 제거 유무이다. 즉, 종래에는 FG 및 CG를 형성한 후 제 1 포토레지스트 패턴을 제거하였으나, 본 실시예에서는 제 1 포토레지스트 패턴을 그대로 남겨두는데, 이와 같이 남겨지는 제 1 포토레지스트 패턴은, 후술하는 바와 같이 게이트 폴리 상층부의 손실(loss)을 방지하는 버퍼층 역할을 할 수 있을 것이다.Here, the present embodiment can be highlighted as the biggest difference compared to the conventional method of manufacturing a semiconductor flash memory device, the removal of the first photoresist pattern (212). That is, although the first photoresist pattern is removed after FG and CG are formed in the related art, the first photoresist pattern is left as it is in this embodiment. It may serve as a buffer layer to prevent the loss of the upper portion of the gate poly.

이후 도 2d에서는 상기 제 2 포토레지스트 패턴(214)을 마스크로 하여 상기 소자 분리막(202)을 식각, 예를 들면 반응성 이온 식각(Reactive Ion Etching : 이하 RIE라 함) 공정에 의해 식각 처리하여 소스 영역을 노출시킨다. 여기서, 상기 소스 영역을 노출시키기 위한 RIE 공정은 상기 소자 분리막(202)을 제거하기 위한 공정이며, 본 실시예에서는 상기 RIE 공정을 진행함에 있어 각각 상이한 공정 조건을 갖는 두 가지 단계로 구분되는 것을 특징으로 한다.Subsequently, in FIG. 2D, the device isolation layer 202 is etched by using the second photoresist pattern 214 as a mask, for example, by a reactive ion etching process (hereinafter referred to as RIE). Expose Here, the RIE process for exposing the source region is a process for removing the device isolation layer 202, and in this embodiment, the RIE process is divided into two stages having different process conditions in the RIE process. It is done.

먼저, 첫 번째 단계에서는, 폴리실리콘, 즉 CG(210') 및 FG(206')의 식각률(etching rate)이 산화막, 즉 소자 분리막(202)의 식각률보다 상대적으로 높도록 RIE 처리한다. 이때의 식각률은, 바람직하게는 폴리실리콘 : 산화막이 10 : 1 내지 50 : 1, 보다 바람직하게는 「폴리실리콘 : 산화막 = 30 : 1」로 설정할 수 있으며, 이로 인해 액티브 영역의 손실(loss)이 없는 소스 라인의 액티브 라운딩 프로파일(active rounding profile)이 형성될 수 있다.First, in the first step, the RIE process is performed such that the etching rate of polysilicon, that is, the CG 210 'and the FG 206' is relatively higher than that of the oxide layer, that is, the device isolation layer 202. At this time, the etching rate is preferably 10: 1 to 50: 1 polysilicon: oxide film, more preferably "polysilicon: oxide film = 30: 1", whereby the loss of the active region is reduced. An active rounding profile of a missing source line can be formed.

두 번째 단계에서는, 산화막(소자 분리막(202))의 식각률이 폴리실리콘(CG(210') 및 FG(206'))의 식각률보다 상대적으로 높도록 RIE 처리한다. 이때의 식각률은, 산화막 : 폴리실리콘이 10 : 1 내지 50 : 1, 보다 바람직하게는 「산화막 : 폴리실리콘 = 30 : 1」로 설정할 수 있으며, 이로 인해 게이트의 상층부가 손 실(loss)될 수 있는 확률은 더더욱 줄이면서 소자 분리막(202)을 제거할 수 있다.In the second step, the RIE process is performed such that the etching rate of the oxide film (the device isolation film 202) is relatively higher than that of the polysilicon (CG 210 'and FG 206'). At this time, the etching rate of the oxide film: polysilicon may be set to 10: 1 to 50: 1, more preferably, "oxidized film: polysilicon = 30: 1," which causes the upper layer of the gate to be lost. The probability of the presence of the device may be further reduced, and the isolation layer 202 may be removed.

도 2e에서는 상기 제 2 포토레지스트 패턴(214)을 마스크로 하여 상기 노출된 반도체 기판(200)의 소스 영역에 불순물 이온을 주입하여 공통 소스 불순물 영역(216)을 형성한다.In FIG. 2E, impurity ions are implanted into the exposed source region of the semiconductor substrate 200 using the second photoresist pattern 214 as a mask to form a common source impurity region 216.

끝으로, 도 2f에서는, 상기 제 1 및 제 2 포토레지스트 패턴(212', 214)을 제거하고 상기 반도체 기판(200)에 열처리 공정을 실시하여 상기 공통 소스 불순물 영역(216)내에 주입된 불순물 이온을 확산시킨다.2F, impurity ions implanted into the common source impurity region 216 by removing the first and second photoresist patterns 212 ′ and 214 and performing a heat treatment process on the semiconductor substrate 200. To spread.

이와 같은 공정 과정을 거침으로써, 반도체 플래시 메모리 소자 제조, 특히 본 실시예에 따라 균일한 소스 라인을 갖는 공통 소스 라인 형성 과정이 완료된다.Through such a process, the manufacture of a semiconductor flash memory device, in particular, the process of forming a common source line having a uniform source line according to the present embodiment is completed.

이상 설명한 바와 같이 본 발명에 따르면, 반도체 플래시 메모리에서 소스 라인을 형성하기 위한 RCS 공정을 진행할 때, 하드마스크를 이용한 RCS를 적용하고 선택비가 서로 상이한 두 단계로 구분하여 RCS RIE를 적용하여 게이트의 상층부 손실은 유발하지 않고 액티브 영역만 선택적으로 라운딩 시키도록 구현한 것이다.As described above, according to the present invention, when the RCS process for forming the source line in the semiconductor flash memory, the RCS using a hard mask is applied and the RCS RIE is applied in two stages having different selection ratios, and thus the upper layer of the gate. It is implemented to selectively round only the active area without causing any loss.

이상, 본 발명의 실시예에 대해 상세히 기술하였으나 본 발명은 이러한 실시예에 국한되는 것은 아니며, 후술하는 청구범위에 기재된 본 발명의 기술적 사상과 범주 내에서 당업자로부터 여러 가지 변형으로도 운용 가능함은 물론이다.As described above, embodiments of the present invention have been described in detail, but the present invention is not limited to these embodiments, and the present invention may be operated in various modifications from those skilled in the art within the spirit and scope of the present invention described in the claims below. to be.

도 1a 내지 도 1g는 종래의 반도체 플래시 메모리 소자 제조 방법을 설명하는 공정 단면도,1A to 1G are cross-sectional views illustrating a conventional method for manufacturing a semiconductor flash memory device;

도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 반도체 플래시 메모리 소사 제조 방법을 설명하는 공정 단면도.2A to 2F are cross-sectional views illustrating a method for manufacturing a semiconductor flash memory yarn according to a preferred embodiment of the present invention.

<도면의 주요 부호에 대한 간략한 설명><Brief description of the major symbols in the drawings>

200 : 반도체 기판 202 : 소자 분리막200 semiconductor substrate 202 device isolation film

206' : 플로팅 게이트 210' : 컨트롤 게이트206 ': floating gate 210': control gate

212' : 제 1 포토레지스트 패턴 214 : 제 2 포토레지스트 패턴212 ′: first photoresist pattern 214: second photoresist pattern

216 : 공통 소스 불순물 영역216: common source impurity region

Claims (7)

a) 반도체 기판의 소자 분리 영역에 소자 분리막을 형성하는 단계와,a) forming an isolation film in the isolation region of the semiconductor substrate, b) 상기 소자 분리막이 형성된 반도체 기판 상부면에 대해 제 1 포토레지스트 패턴을 형성하는 단계와,b) forming a first photoresist pattern on the upper surface of the semiconductor substrate on which the device isolation layer is formed; c) 상기 제 1 포토레지스트 패턴을 마스크로 한 식각 공정을 진행하여 플로팅 게이트 및 컨트롤 게이트를 형성하는 단계와,c) forming a floating gate and a control gate by performing an etching process using the first photoresist pattern as a mask; d) 상기 플로팅 게이트, 컨트롤 게이트, 제 1 포토레지스트 패턴을 포함한 반도체 기판의 전면에 제 2 포토레지스트 패턴을 형성하여 소스 영역을 정의하는 단계와,d) defining a source region by forming a second photoresist pattern on an entire surface of the semiconductor substrate including the floating gate, the control gate, and the first photoresist pattern; e) 상기 제 2 포토레지스트 패턴을 마스크로 식각 공정을 진행하여 상기 소자 분리막을 제거하되, 상기 플로팅 게이트 및 컨트롤 게이트의 식각률과 상기 소자 분리막의 식각률이 상이하게 되도록 반응성 이온 식각 처리하여 상기 제 1 포토레지스트 패턴에 의해 상기 컨트롤 게이트의 상층부의 손실을 방지하는 단계e) removing the device isolation layer by performing an etching process using the second photoresist pattern as a mask, and performing reactive ion etching so that the etching rate of the floating gate and the control gate is different from that of the device isolation layer. Preventing a loss of an upper layer portion of the control gate by a resist pattern 를 포함하는 반도체 플래시 메모리 소자 제조 방법.Semiconductor flash memory device manufacturing method comprising a. 삭제delete 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 a) 단계 수행 후 상기 반도체 기판의 액티브 영역에 터널링 산화막을 형성하는 단계를 더 포함하는 반도체 플래시 메모리 소자 제조 방법.And forming a tunneling oxide layer in an active region of the semiconductor substrate after performing step a). 제 1 항에 있어서,The method of claim 1, 상기 c) 단계는,C), 상기 소자 분리막이 형성된 상기 반도체 기판 상부에 대해 플로팅 게이트용 제 1 폴리실리콘을 형성하는 단계와,Forming a first polysilicon for floating gate on the semiconductor substrate on which the device isolation layer is formed; 상기 플로팅 게이트용 제 1 폴리실리콘이 형성된 반도체 기판 상부에 컨트롤 게이트용 제 2 폴리실리콘을 형성하는 단계와,Forming a second polysilicon for a control gate on the semiconductor substrate on which the first polysilicon for the floating gate is formed; 상기 컨트롤 게이트용 제 2 폴리실리콘 상부에 제 1 포토레지스트 패턴을 형성한 다음 상기 제 1 포토레지스트 패턴을 마스크로 하여 상기 컨트롤 게이트용 제 2 폴리실리콘 및 플로팅 게이트용 제 1 폴리실리콘을 선택적으로 식각하여 상기 컨 트롤 게이트 및 플로팅 게이트를 형성하는 단계Forming a first photoresist pattern on the second polysilicon for the control gate, and selectively etching the second polysilicon for the control gate and the first polysilicon for the floating gate using the first photoresist pattern as a mask Forming the control gate and the floating gate 를 포함하는 반도체 플래시 메모리 소자 제조 방법.Semiconductor flash memory device manufacturing method comprising a. 제 5 항에 있어서,The method of claim 5, wherein 상기 컨트롤 게이트용 제 2 폴리실리콘을 형성하기 전 상기 플로팅 게이트용 제 1 폴리실리콘 상부에 산화막/질화막/산화막 구조의 게이트 절연막을 형성하는 단계를 더 포함하는 반도체 플래시 메모리 소자 제조 방법.Before forming the second polysilicon for the control gate, forming a gate insulating film having an oxide film / nitride film / oxide structure on the first polysilicon for the floating gate. 제 1 항에 있어서,The method of claim 1, 상기 방법은,The method, 상기 소자 분리막을 제거한 후 상기 제 2 포토레지스트 패턴을 마스크로 하여 상기 반도체 기판의 소스 영역에 불순물 이온을 주입하여 공통 소스 불순물 영역을 형성하는 단계와,Removing the device isolation layer and implanting impurity ions into a source region of the semiconductor substrate using the second photoresist pattern as a mask to form a common source impurity region; 상기 제 1 및 제 2 포토레지스트 패턴을 제거하고 상기 반도체 기판에 열처리 공정을 실시하여 상기 공통 소스 불순물 영역내에 주입된 불순물 이온을 확산시키는 단계Removing the first and second photoresist patterns and performing a heat treatment process on the semiconductor substrate to diffuse the impurity ions implanted into the common source impurity region; 를 더 포함하는 반도체 플래시 메모리 소자 제조 방법.The semiconductor flash memory device manufacturing method further comprising.
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