KR100281139B1 - Nonvolatile Memory Device and Manufacturing Method Thereof - Google Patents
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Abstract
폴리실리콘층을 사용하여 부유게이트 및 셀간 격리막을 동시에 제작하므로써 추후 공정시 셀간 단차를 줄여서 평탄화를 이룰 수 있는 비휘발성 메모리소자 및 그의 제조방법을 제공하기 위한 것으로써, 이와 같은 목적을 달성하기 위한 본 발명 비휘발성 메모리소자의 제조방법은 반도체기판에 게이트절연막과 제 1 반도체층과 절연막을 차례로 증착하는 공정, 상기 제 1 반도체층이 노출되도록 일방향의 라인형을 갖도록 상기 절연막을 식각하는 공정, 상기 라인형의 절연막 양측의 상기 액티브영역에 불순물영역을 형성하는 공정, 상기 제 1 반도체층이 노출되고 액티브영역상에서 일정패턴을 갖도록 절연막을 형성하는 공정, 상기 일정패턴된 절연막을 마스크로 상기 제 1 반도체층을 산화시켜서 폴리산화막을 형성함과 동시에 상기 절연막 하부에 부유게이트를 형성하는 공정, 상기 절연막을 제거하는 공정, 상기 부유게이트 상부를 덮도록 일방향의 라인형으로 인터폴리유전막과 제어게이트를 형성하는 공정을 포함하여 구성됨을 특징으로 한다.The present invention provides a non-volatile memory device and a method of manufacturing the same, which can achieve flattening by reducing inter-cell differences in subsequent processes by simultaneously manufacturing a floating gate and an inter-cell separator using a polysilicon layer. A method of manufacturing a nonvolatile memory device includes depositing a gate insulating film, a first semiconductor layer, and an insulating film on a semiconductor substrate in sequence, and etching the insulating film to have a line shape in one direction so that the first semiconductor layer is exposed, the line Forming an impurity region in the active region on both sides of the insulating film; forming an insulating film so that the first semiconductor layer is exposed and having a predetermined pattern on the active region; and using the predetermined patterned insulating film as a mask for the first semiconductor layer Is oxidized to form a poly oxide film and is formed under the insulating film. And forming a yu gate, a step of removing the insulating film, and forming an interpoly dielectric film and a control gate in a line shape in one direction to cover the upper portion of the floating gate.
Description
본 발명은 반도체소자에 대한 것으로, 특히 비휘발성 메모리소자 및 그의 제조방법에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a nonvolatile memory device and a method of manufacturing the same.
첨부 도면을 참조하여 종래 비휘발성 메모리소자에 대하여 설명하면 다음과 같다.A conventional nonvolatile memory device will be described with reference to the accompanying drawings.
도 1은 종래 단순 적층형의 비휘발성 메모리셀의 구조도이고, 도 2는 종래 게이트분리형 비휘발성 메모리셀의 구조도이다. 그리고 도 3a는 종래 채널분리형 비휘발성 메모리셀의 채널길이 방향 단면도이고, 도 3b는 종래 채널분리형 비휘발성 메모리셀의 채널폭 방향 단면도이다. 그리고 도 4는 종래 더블 폴리실리콘으로 구성된 부유게이트를 구비한 비휘발성 메모리소자의 구조도이다.1 is a structural diagram of a conventional simple stacked nonvolatile memory cell, and FIG. 2 is a structural diagram of a conventional gate-separated nonvolatile memory cell. 3A is a cross-sectional view of a channel length direction of a conventional channel-separated nonvolatile memory cell, and FIG. 3B is a cross-sectional view of a channel width direction of a conventional channel-separated nonvolatile memory cell. 4 is a structural diagram of a nonvolatile memory device having a floating gate composed of conventional double polysilicon.
종래 단순적층 구조의 ETOX(EPROM with Tunnel OXide) 비휘발성 메모리소자는 도 1에 도시한 바와 같이 p형의 반도체기판(1)에 일정패턴을 갖고 적층형성된 게이트산화막(2)과 부유게이트(3)가 있고, 상기 부유게이트(3)를 포함한 상부에 일방향을 갖는 라인형의 인터폴리유전막(4)과 제어게이트(5)가 적층형성되어 있으며, 상기 부유게이트(3) 양측 반도체기판(1)의 일영역에 N+ 소오스/드레인 영역이 형성되어 있다. 또한 도면에는 도시되지 않았지만 칼럼방향으로 두 셀의 공통 드레인과 콘택되는 금속 비트라인이 있고 따라서 셀 두 개당 하나씩의 금속콘택이 있다.In the conventional simple stacked structure, an ETOX (EPROM with Tunnel OXide) nonvolatile memory device has a predetermined pattern on a p-type semiconductor substrate 1 and is formed by stacking a gate oxide film 2 and a floating gate 3 as shown in FIG. And a line-shaped interpoly dielectric film 4 and a control gate 5 having one direction on the upper part including the floating gate 3 are laminated, and the semiconductor substrate 1 of both sides of the floating gate 3 is formed. N + source / drain regions are formed in one region. Also, although not shown in the figure, there is a metal bit line in contact with the common drain of the two cells in the column direction and thus there is one metal contact per two cells.
다음에 선택게이트가 있는 종래 비대칭 구조의 게이트 분리형 비휘발성 메모리소자는 도 2에 도시한 바와 같이 p형의 반도체기판(1)에 일정패턴을 갖고 적층형성된 게이트산화막(2)과 부유게이트(3)가 있고, 상기 부유게이트(3)를 포함한 상부에 일방향을 갖는 라인형의 인터폴리유전막(4)과 제어게이트(5)가 적층형성되어 있으며, 상기 제어게이트(5)의 상부를 포함한 전면에 층간절연막(6)이 형성되어 있다. 그리고 상기 부유게이트(3) 및 제어게이트(5)와 격리되어 일방향을 갖고 형성된 선택게이트(7)가 있다. 그리고 상기 부유게이트(3)일측의 반도체기판(1)의 표면내에 N+ 드레인이 형성되어 있고, 상기 부유게이트(3)와 일정간격 격리된 반도체기판(1)의 표면내에 N+의 소오스가 형성되어 있다.Next, the gate-separated nonvolatile memory device of the asymmetric structure having a selection gate has a predetermined pattern on the p-type semiconductor substrate 1 as shown in FIG. And a line-shaped interpoly dielectric film 4 and a control gate 5 having one direction on the upper part including the floating gate 3 are laminated, and interlayer on the front surface including the upper part of the control gate 5. The insulating film 6 is formed. In addition, there is a selection gate 7 formed in one direction while being isolated from the floating gate 3 and the control gate 5. N + drain is formed in the surface of the semiconductor substrate 1 on one side of the floating gate 3, and a source of N + is formed in the surface of the semiconductor substrate 1 separated from the floating gate 3 by a predetermined distance. .
다음에 채널 분리형 셀(Split-Channel Cell) 구조를 갖는 비휘발성 메모리소자는 도 3a와 도 3b에 도시한 바와 같이 p형의 반도체기판(1)에 일정패턴을 갖는 게이트산화막(2)과 부유게이트(3)가 있다. 그리고 상기 부유게이트(3) 및 상기 반도체기판(1)상에 상기 부유게이트(3)를 포함한 상부에 일방향의 라인형으로 인터폴리유전막(4)과 제어게이트(5)이 형성되어 있다. 그리고 채널길이방향에서는 상기 부유게이트(3) 일측의 반도체기판(1)에 N+의 드레인이 형성되어 있고, 또한 상기 부유게이트(3)와 일정간격 격리된 반도체기판(1)의 표면내에 N+의 소오스가 형성되어 있다. 또한 채널폭 방향에서는 각 부유게이트(3)를 격리시키는 격리절연막(8)이 상기 반도체기판(1)상에 형성되어 있다. 그리고 상기 제어게이트(5)와 부유게이트(3)를 덮도록 전면에 층간절연막(6)이 형성되어 있다. 그리고 상기 부유게이트(3)의 측면과 인접한 부분에 소거게이트(9)가 형성되어 있다.Next, as shown in FIGS. 3A and 3B, a nonvolatile memory device having a split-channel cell structure includes a gate oxide film 2 and a floating gate having a predetermined pattern on a p-type semiconductor substrate 1. There is (3). An interpoly dielectric film 4 and a control gate 5 are formed on the floating gate 3 and the semiconductor substrate 1 in a line shape in one direction on the top including the floating gate 3. In the channel length direction, the N + drain is formed in the semiconductor substrate 1 on one side of the floating gate 3, and the N + source is formed in the surface of the semiconductor substrate 1 separated from the floating gate 3 by a predetermined distance. Is formed. In the channel width direction, an insulating insulating film 8 that isolates each floating gate 3 is formed on the semiconductor substrate 1. An interlayer insulating film 6 is formed on the entire surface of the control gate 5 and the floating gate 3 to cover the control gate 5 and the floating gate 3. An erase gate 9 is formed at a portion adjacent to the side of the floating gate 3.
상기와 같은 게이트분리형과 채널분리형 구조는 부유게이트가 없는 선택트랜지스터와 부유게이트가 있는 저장트랜지스터가 접합 부위없이 직렬로 연결된 구조로써 상기와 같이 비대칭 구조에서는 소오스와 드레인을 바꾼 역방향의 프로그램은 일어나지 않는다. 이와 같이 하나의 셀에 2개의 트랜지스터가 있으므로 단위 셀 사이즈가 크고 선택트랜지스터와 저장트랜지스터의 각 소오스/드레인은 각각의 게이트와 둘다 자기정렬되어 형성되어 있다.The gate-separated and channel-separated structures as described above have a structure in which a selection transistor without floating gates and a storage transistor with floating gates are connected in series without a junction portion. In the asymmetric structure as described above, the reverse direction of the source and drain are not changed. As described above, since there are two transistors in one cell, the unit cell size is large and each source / drain of the selection transistor and the storage transistor is self-aligned with each of the gates.
다음에 2개의 폴리실리콘을 사용하여 부유게이트를 이층구조로 형성한 비휘발성 메모리소자는 도 4에 도시한 바와 같이 반도체기판(21)에 일정패턴을 갖고 게이트산화막(22)과 제 1 부유게이트(23)가 형성되어 있다. 그리고 상기 제 1 부유게이트(23)양측면 및 그 사이에 제 1 층간절연막(24)이 있고, 상기 제 1 층간절연막(24)상 및 제 1 부유게이트(23)일측 상부에 형성되고 상기 제 1 부유게이트(23) 일상부영역에 콘택홀을 갖고 있는 인접하는 셀을 격리시키기 위한 제 2 층간절연막(25)이 있다. 그리고 상기 콘택홀 및 상기 제 2 층간절연막(25)의 일상부에는 제 2 부유게이트(26)가 형성되어 있다. 그리고 상기 제 2 부유게이트(26)를 포함한 상부에 인터폴리유전막(27)과 제어게이트(28)가 일방향의 라인형으로 형성되어 있다.Next, a nonvolatile memory device having two layers of polysilicon formed with floating gates has a predetermined pattern on the semiconductor substrate 21 and has a gate oxide film 22 and a first floating gate (as shown in FIG. 4). 23) is formed. A first interlayer insulating film 24 is formed on both sides of the first floating gate 23 and therebetween, and is formed on the first interlayer insulating film 24 and on one side of the first floating gate 23. There is a second interlayer insulating film 25 for isolating adjacent cells having contact holes in the region of the gate 23. In addition, a second floating gate 26 is formed in the daily part of the contact hole and the second interlayer insulating layer 25. The interpolyelectric film 27 and the control gate 28 are formed in a line shape in one direction on the upper part of the second floating gate 26.
상기와 같이 종래 비휘발성 메모리소자 및 그의 제조방법은 다음과 같은 문제가 있다.As described above, the conventional nonvolatile memory device and its manufacturing method have the following problems.
첫째, 단순적층 구조의 비휘발성 메모리 셀은 금속콘택을 고려하여 셀을 제조해야 하므로 셀의 유효 사이즈가 커지고 이에 따라서 집적된 소자를 구성하기가 어렵다.First, since a non-volatile memory cell having a simple stacked structure needs to manufacture a cell in consideration of a metal contact, the effective size of the cell becomes large and thus, it is difficult to construct an integrated device.
둘째, 단순적층 구조의 셀은 얇은 터널링 산화막을 통해서 소거동작을 하므로 산화막의 신뢰성을 확보하기가 어렵고, 소거동작 후에 발생하는 과잉소거가 문제가 된다.Second, since the cell having a simple stacked structure performs an erase operation through a thin tunneling oxide film, it is difficult to secure the reliability of the oxide film, and excessive erasing after the erase operation becomes a problem.
셋째, 채널분리형 셀은 한 셀에 2개의 트랜지스터를 형성해야 하므로 셀 사이즈가 커지고, 선택트랜지스터와 저장트랜지스터의 각 채널을 각각의 게이트와 둘다 자기정렬시켜서 형성하는 공정이 어렵다.Third, the channel-separated cell is required to form two transistors in one cell, which increases the cell size and makes it difficult to form each channel of the selection transistor and the storage transistor by self-aligning both of the gates.
넷째, 이층구조의 부유게이트를 형성할 때 부유게이트로 인해 발생하는 셀간 단차를 극복하기 위한 공정이 복잡하다.Fourth, the process for overcoming the step difference caused by the floating gate when forming the floating gate of the two-layer structure is complicated.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 폴리실리콘층을 사용하여 부유게이트 및 셀간 격리막을 동시에 제작하므로써 추후 공정시 셀간 단차를 줄여서 평탄화를 이룰 수 있는 비휘발성 메모리소자 및 그의 제조방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and in particular, by manufacturing the floating gate and the inter-cell separator using a polysilicon layer at the same time, the non-volatile memory device that can be flattened by reducing the step difference between the cells during the subsequent process and its manufacture The purpose is to provide a method.
도 1은 종래 단순 적층형의 비휘발성 메모리셀의 구조도1 is a structural diagram of a conventional simple stacked nonvolatile memory cell
도 2는 종래 게이트분리형 비휘발성 메모리셀의 구조도2 is a structural diagram of a conventional gate isolation type nonvolatile memory cell
도 3a는 종래 채널분리형 비휘발성 메모리셀의 채널길이 방향 단면도3A is a cross-sectional view of a channel length of a conventional channel-separated nonvolatile memory cell.
도 3b는 종래 채널분리형 비휘발성 메모리셀의 채널폭 방향 단면도3B is a cross-sectional view of a channel width of a conventional channel-separated nonvolatile memory cell.
도 4는 종래 더블 폴리실리콘으로 구성된 부유게이트를 구비한 비휘발성 메모리소자의 구조도4 is a structural diagram of a nonvolatile memory device having floating gates composed of conventional double polysilicon.
도 5a는 본 발명에 따른 제 1 비휘발성 메모리소자의 채널길이 방향의 단면도5A is a cross-sectional view of a channel length direction of a first nonvolatile memory device according to the present invention.
도 5b는 본 발명에 따른 제 1 비휘발성 메모리소자의 채널폭 방향의 단면도5B is a cross-sectional view of a channel width direction of a first nonvolatile memory device according to the present invention;
도 6은 본 발명에 따른 제 2 비휘발성 메모리소자의 채널길이 방향의 단면도6 is a cross-sectional view in a channel length direction of a second nonvolatile memory device according to the present invention.
도 7a 내지 도 7f는 본 발명에 따른 제 1 비휘발성 메모리소자의 채널길이방향의 공정단면도7A to 7F are process cross-sectional views in a channel length direction of a first nonvolatile memory device according to the present invention.
도 8a 내지 도 8f는 본 발명에 따른 제 1 비휘발성 메모리소자의 채널폭 방향의 공정단면도8A to 8F are process cross-sectional views in the channel width direction of the first nonvolatile memory device according to the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
31: 반도체기판 32: 게이트산화막31: semiconductor substrate 32: gate oxide film
33: 제 1 폴리실리콘층 33a: 제 1 부유게이트33: first polysilicon layer 33a: first floating gate
34: 질화막 35: 제 1 감광막34: nitride film 35: first photosensitive film
36: 소오스/드레인영역 37: 제 2 감광막36: source / drain region 37: second photosensitive film
38: 폴리산화막 39: 제 2 부유게이트38: polyoxide film 39: second floating gate
40: 인터폴리유전막 41: 제어게이트40: interpolyelectric film 41: control gate
상기와 같은 목적을 달성하기 위한 본 발명 비휘발성 메모리소자는 필드영역과 액티브영역이 정의된 반도체기판, 상기 반도체기판의 일영역에 일정패턴을 갖고 형성된 부유게이트, 상기 부유게이트 양측의 액티브영역에 형성된 불순물영역, 상기 부유게이트를 제외한 상기 액티브영역과 필드영역의 상기 반도체기판상에 상기 부유게이트와 같은 정도의 높이로 형성된 폴리절연막, 상기 부유게이트 상부를 덮도록 일방향의 라인형으로 형성된 제어게이트를 포함하여 구성됨을 특징으로 한다.The nonvolatile memory device of the present invention for achieving the above object is a semiconductor substrate in which a field region and an active region are defined, a floating gate having a predetermined pattern in one region of the semiconductor substrate, and formed in active regions on both sides of the floating gate. An impurity region, a poly insulation film formed on the semiconductor substrate of the active region and the field region except for the floating gate to the same height as the floating gate, and a control gate formed in a line shape in one direction to cover the floating gate. Characterized in that configured.
상기와 같은 구성을 갖는 본 발명 비휘발성 메모리소자의 제조방법은 반도체기판에 게이트절연막과 제 1 반도체층과 절연막을 차례로 증착하는 공정, 상기 제 1 반도체층이 노출되도록 일방향의 라인형을 갖도록 상기 절연막을 식각하는 공정, 상기 라인형의 절연막 양측의 상기 액티브영역에 불순물영역을 형성하는 공정, 상기 제 1 반도체층이 노출되고 액티브영역상에서 일정패턴을 갖도록 절연막을 형성하는 공정, 상기 일정패턴된 절연막을 마스크로 상기 제 1 반도체층을 산화시켜서 폴리산화막을 형성함과 동시에 상기 절연막 하부에 부유게이트를 형성하는 공정, 상기 절연막을 제거하는 공정, 상기 부유게이트 상부를 덮도록 일방향의 라인형으로 인터폴리유전막과 제어게이트를 형성하는 공정을 포함하여 구성됨을 특징으로 한다.In the method of manufacturing a nonvolatile memory device having the above-described configuration, a step of sequentially depositing a gate insulating film, a first semiconductor layer, and an insulating film on a semiconductor substrate, and the insulating film so as to have a line shape in one direction so that the first semiconductor layer is exposed. Etching an oxide layer, forming an impurity region in the active region on both sides of the line-type insulating layer, forming an insulating layer so that the first semiconductor layer is exposed and having a predetermined pattern on the active region, and Forming a poly oxide film by oxidizing the first semiconductor layer with a mask, and simultaneously forming a floating gate under the insulating film, removing the insulating film, and an interpolyelectric film in a line shape in one direction to cover the floating gate. And forming a control gate.
플래쉬메모리와 같은 비휘발성 메모리소자의 메모리셀 구조에는 단순적층 구조의 ETOX(EPROM with Tunnel OXide)와, 선택게이트가 있는 비대칭 구조인 채널분리형셀(Split-Channel Cell)등이 있다.The memory cell structure of a nonvolatile memory device such as a flash memory includes a simple stacked structure, ETOX (EPROM with Tunnel Oxide), and an asymmetric structure with a select gate (Split-Channel Cell).
첨부 도면을 참조하여 본 발명 비휘발성 메모리소자 및 그의 제조방법에 대하여 설명하면 다음과 같다.Referring to the accompanying drawings, a nonvolatile memory device and a method of manufacturing the same will be described below.
도 5a는 본 발명에 따른 제 1 비휘발성 메모리소자의 채널길이 방향의 단면도이고, 도 5b는 본 발명에 따른 제 1 비휘발성 메모리소자의 채널폭 방향의 단면도이다. 그리고 도 6은 본 발명에 따른 제 2 비휘발성 메모리소자의 채널폭 방향의 단면도이다.5A is a cross-sectional view of a channel length direction of a first nonvolatile memory device according to the present invention, and FIG. 5B is a cross-sectional view of a channel width direction of a first nonvolatile memory device according to the present invention. 6 is a cross-sectional view of a channel width direction of a second nonvolatile memory device according to the present invention.
먼저 본 발명에 따른 제 1 비휘발성 메모리소자인 이층구조의 부유게이트를 갖는 비휘발성 메모리소자는 도 5a와 도 5b에 도시한 바와 같이 필드영역과 액티브영역이 정의된 반도체기판(31)과 상기 반도체기판(31)의 일영역에 일정패턴을 갖고 형성된 게이트산화막(32)과 제 1 부유게이트(33a)가 있고, 상기 제 1 부유게이트(33a) 양측의 액티브영역에 소오스/드레인영역(36)이 있고, 상기 제 1 부유게이트(33a)를 제외한 상기 액티브영역과 필드영역의 상기 반도체기판(31)상에 폴리산화막(38)이 형성되어 있고, 상기 일정패턴을 갖는 제 1 부유게이트(33a)와, 상기 제 1 부유게이트(33a)와 접하도록 상기 제 1 부유게이트(33a)상에 상기 제 1 부유게이트(33a)보다 넓은 폭을 갖고 일정패턴된 제 2 부유게이트(39)가 있다. 그리고 상기 제 2 부유게이트(39) 상부를 포함하고 일방향의 라인형으로 형성된 인터폴리유전막(40)과 제어게이트(41)가 있다. 이때 상기 폴리산화막(38)은 제 1 폴리실리콘층을 산화하여 형성한 것으로 이때 제 1 부유게이트(33a)도 동시에 형성된다.First, a nonvolatile memory device having a floating gate having a two-layer structure as a first nonvolatile memory device according to the present invention includes a semiconductor substrate 31 having a field region and an active region defined therein as shown in FIGS. 5A and 5B. The gate oxide layer 32 and the first floating gate 33a having a predetermined pattern are formed in one region of the substrate 31, and the source / drain region 36 is formed in the active regions on both sides of the first floating gate 33a. And a polyoxide film 38 formed on the semiconductor substrate 31 in the active region and the field region except for the first floating gate 33a, and having the first floating gate 33a having the predetermined pattern. The second floating gate 39 has a width wider than that of the first floating gate 33a and is uniformly patterned on the first floating gate 33a so as to be in contact with the first floating gate 33a. In addition, there is an interpoly dielectric film 40 and a control gate 41 including an upper portion of the second floating gate 39 and formed in a line shape in one direction. In this case, the poly oxide film 38 is formed by oxidizing the first polysilicon layer, and the first floating gate 33a is also formed at the same time.
상기에서 본 발명 제 2 비휘발성 메모리소자는 부유게이트를 도 6에 도시한 바와 같이 단층으로 구성될 수 있다.As described above, the second nonvolatile memory device of the present invention may have a single layer of floating gate as shown in FIG. 6.
다음에는 이층구조의 부유게이트를 구비한 본 발명에 따른 제 1 비휘발성 메모리소자의 제조방법에 대하여 설명한다.Next, a method of manufacturing a first nonvolatile memory device according to the present invention having a floating gate having a two-layer structure will be described.
그리고 도 7a 내지 도 7f는 본 발명에 따른 제 1 비휘발성 메모리소자의 채널길이방향의 공정단면도이며, 도 8a 내지 도 8f는 본 발명에 따른 제 1 비휘발성 메모리소자의 채널폭 방향의 공정단면도이다.7A to 7F are process cross-sectional views of a channel length direction of a first nonvolatile memory device according to the present invention, and FIGS. 8A to 8F are process cross-sectional views of a channel width direction of a first nonvolatile memory device according to the present invention. .
본 발명 제 1 비휘발성 메모리소자의 제조방법은 도 7a와 도 8a에 도시한 바와 같이 액티브영역과 필드영역이 정의된 p형의 반도체기판(31)에 게이트산화막(32)과 제 1 폴리실리콘층(33)과 질화막(34)을 차례로 증착한다. 이때 제 1 폴리실리콘층(33)은 제 1 부유게이트를 형성하기 위한 것이다. 또한 질화막(34)은 차후에 제 1 폴리실리콘층(33)을 산화시킬 때 제 1 부유게이트가 산화되는 것을 방지하기 위한 방지막의 역할을 한다.7A and 8A, a gate oxide film 32 and a first polysilicon layer are formed on a p-type semiconductor substrate 31 having active and field regions defined therein, as shown in FIGS. 7A and 8A. (33) and nitride film 34 are sequentially deposited. At this time, the first polysilicon layer 33 is for forming the first floating gate. In addition, the nitride film 34 serves as a prevention film for preventing the first floating gate from being oxidized when the first polysilicon layer 33 is subsequently oxidized.
그리고 도 7b와 도 8b에 도시한 바와 같이 상기 질화막(34)상에 제 1 감광막(35)을 도포한 후 소정부분을 노광하고 현상하여 선택적으로 제 1 감광막(35)을 패터닝한다. 여기서 제 1 감광막(35)은 차후에 제 1 부유게이트가 형성될 부분과 필드영역을 포함하도록 라인형으로 패터닝 된다.As shown in FIGS. 7B and 8B, the first photoresist film 35 is coated on the nitride film 34, and then a predetermined portion is exposed and developed to selectively pattern the first photoresist film 35. The first photoresist layer 35 is patterned in a line shape so as to include a portion and a field region in which the first floating gate is to be formed later.
이후에 상기 패터닝된 제 1 감광막(35)을 마스크로 상기 질화막(34)을 제 1 폴리실리콘층(33)이 드러나도록 이방성 식각한다.Subsequently, the nitride layer 34 is anisotropically etched so that the first polysilicon layer 33 is exposed using the patterned first photoresist layer 35 as a mask.
그리고 도 7c와 도 8c에 도시한 바와 같이 상기 제 1 감광막(35)과 질화막(34)을 마스크로 상기 제 1 폴리실리콘층(33)의 두께를 통과할 수 있는 에너지로 n형의 불순물이온을 상기 반도체기판(31)의 액티브영역에 주입하여서 소오스/드레인영역(36)을 형성한다.As shown in FIGS. 7C and 8C, n-type impurity ions are formed by energy that can pass through the thickness of the first polysilicon layer 33 using the first photosensitive film 35 and the nitride film 34 as a mask. The source / drain regions 36 are formed by implanting into the active regions of the semiconductor substrate 31.
도면에는 도시되지 않았지만 상기에서 소오스/드레인영역(36)의 면적을 줄여 셀의 채널길이를 더 확보하려면 제 1 감광막(35)을 제거하고 질화막(34)의 양측면에 질화막스페이서를 형성한 후에 n형의 불순물이온을 주입하여서 액티브영역에 소오스/드레인영역을 형성하여도 된다.Although not shown in the drawing, in order to reduce the area of the source / drain region 36 to further secure the channel length of the cell, the first photosensitive layer 35 is removed and the nitride spacers are formed on both sides of the nitride layer 34, and then n-type. Source / drain regions may be formed in the active region by implanting impurity ions.
그리고 도 7d와 도 8d에 도시한 바와 같이 상기 제 1 감광막(35)을 제거한 후, 전면에 제 2 감광막(37)을 도포한다. 그리고 노광 및 현상공정으로 제 2 감광막(37)을 선택적으로 패터닝한다.As shown in FIGS. 7D and 8D, after the first photosensitive film 35 is removed, the second photosensitive film 37 is coated on the entire surface. Then, the second photosensitive film 37 is selectively patterned by exposure and development.
이때 제 2 감광막(37)은 상기 식각된 질화막(34)과 직교하는 방향으로 라인형의 패턴을 갖는다. 그리고 패터닝된 제 2 감광막(37)을 마스크로 차후에 제 1 부유게이트가 형성될 부분 이외의 질화막(34)을 이방성식각하여 제거한다.In this case, the second photoresist film 37 has a line-shaped pattern in a direction orthogonal to the etched nitride film 34. The nitrided film 34 other than the portion where the first floating gate is to be formed later is removed by using the patterned second photosensitive film 37 as an anisotropic etch.
그리고 도 7e와 도 8e에 도시한 바와 같이 제 2 감광막(37)을 제거한 후 산화공정으로 노출된 제 1 폴리실리콘층(33)에는 폴리산화막(38)을 구성하고, 나머지 제 1 폴리실리콘층(33)에는 제 1 부유게이트(33a)를 형성한다.7E and 8E, after removing the second photoresist film 37, a polyoxide film 38 is formed on the first polysilicon layer 33 exposed by the oxidation process, and the remaining first polysilicon layer ( The first floating gate 33a is formed at 33.
이때 질화막(34)은 산화공정시 제 1 부유게이트(33a)가 구성될 제 1 폴리실리콘층(33)이 산화되는 것을 방지하는 방지막 역할을 한다. 그리고 드러난 제 1 폴리실리콘층(33)이 전부산화될 동안에 질화막(34)으로 가려져 있던 제 1 폴리실리콘층(32)의 양측면도 조금 산화된다.In this case, the nitride film 34 serves as a prevention film to prevent the first polysilicon layer 33 in which the first floating gate 33a is to be oxidized during the oxidation process. And while the exposed first polysilicon layer 33 is completely oxidized, both sides of the first polysilicon layer 32 covered by the nitride film 34 are also slightly oxidized.
이후에 도 7f와 도 8f에 도시한 바와 같이 핫인산을 이용해서 질화막(34)을 제거하여 제 1 부유게이트(33a)만 남도록 한다.Thereafter, as illustrated in FIGS. 7F and 8F, the nitride film 34 is removed using hot phosphoric acid so that only the first floating gate 33a remains.
그리고 전면에 제 2 폴리실리콘층을 제 1 부유게이트(33a)와 접하도록 증착한 후 제 2 폴리실리콘층상에 산화막을 증착한다. 이후에 제 1 부유게이트(33a)를 포함한 상부에 제 1 부유게이트(33a)보다 넓은폭을 갖도록 제 2 폴리실리콘층과 산화막을 이방성 식각해서 제 2 부유게이트(39)와 인터폴리유전막(40)을 형성한다. 그리고 전면에 제 3 폴리실리콘층을 증착한 후 상기 제 2 부유게이트(39)를 포함하고 일방향을 갖는 라인으로 제 3 폴리실리콘층을 식각하여 제어게이트(41)를 형성한다.The second polysilicon layer is deposited on the entire surface to contact the first floating gate 33a, and then an oxide film is deposited on the second polysilicon layer. Thereafter, the second polysilicon layer and the oxide film are anisotropically etched on the upper part including the first floating gate 33a to have a width wider than that of the first floating gate 33a, so that the second floating gate 39 and the interpolyelectric film 40 are formed. To form. After the third polysilicon layer is deposited on the entire surface, the control gate 41 is formed by etching the third polysilicon layer by using a line having one direction and including the second floating gate 39.
다음에 상기와 같이 부유게이트를 이층구조로 형성하지 않고 제 1 부유게이트 상에 바로 제어게이트가 형성되도록 하는방법은 상기 도 7e와 도 8e에 도시한 바와 같이 폴리산화막(38)과 제 1 부유게이트(33a)를 형성한 후에 핫인산으로 질화막(34)을 제거하고, 도 6에 도시한 바와 같이 상기 제 1 부유게이트(33a)가 형성된 반도체기판(31) 전면에 산화막과 제 2 폴리실리콘층을 차례로 증착한다. 이후에 상기 제 1 부유게이트(33a)를 포함하고 일방향의 라인형으로 제 2 폴리실리콘층과 산화막을 이방성 식각해서 제어게이트(41)와 인터폴리유전막(40)을 형성한다.Next, as described above, the control gate is formed directly on the first floating gate without forming the floating gate in a two-layer structure, as shown in FIGS. 7E and 8E. After forming 33a, the nitride film 34 is removed by hot phosphoric acid, and as shown in FIG. 6, an oxide film and a second polysilicon layer are formed on the entire surface of the semiconductor substrate 31 on which the first floating gate 33a is formed. Deposition in turn. Thereafter, the second polysilicon layer and the oxide film are anisotropically etched to include the first floating gate 33a in one direction and form the control gate 41 and the interpoly dielectric film 40.
다음에 소거동작이 반도체기판(31)을 통하여 이루어질 경우에는 차후에 별도의 공정이 필요없지만, 소거게이트를 사용하여 소거할 경우에는 각 제어게이트의 사이에 소거게이트를 형성하는 공정을 추가한다.Next, when the erase operation is performed through the semiconductor substrate 31, a separate process is not necessary later, but when an erase gate is used to erase, a process of forming an erase gate between each control gate is added.
상기와 같은 본 발명 비휘발성 메모리소자 및 그의 제조방법은 다음과 같은 효과가 있다.The nonvolatile memory device of the present invention as described above and a manufacturing method thereof have the following effects.
첫째, 부유게이트를 형성함과 동시에 셀간 격리를 위한 폴리산화막을 형성할 수 있으므로 공정스텝을 줄일 수있다.First, since the floating gate is formed and a poly oxide film for inter-cell isolation can be formed, the process step can be reduced.
둘째, 폴리산화막을 부유게이트의 사이에 부유게이트와 같은 정도의 높이로 반도체기판상에 형성하므로써 부유게이트 사이에 생기는 단차를 줄여서 추후 공정의 평탄화를 이룰 수 있다.Second, by forming the poly oxide film on the semiconductor substrate with the same height as the floating gate between the floating gates, the step difference between the floating gates can be reduced to planarize the process later.
셋째, 폴리실리콘층을 산화하여 폴리산화막을 형성할 때 부유게이트 채널길이와 채널폭방향도 일부 산화가 이루어지므로 부유게이트 채널폭을 줄여서 셀에 적은 전류가 흐르도록 할 수 있다.Third, when the polysilicon layer is oxidized to form a poly oxide film, the floating gate channel length and the channel width direction are partially oxidized, so that a small current flows in the cell by reducing the floating gate channel width.
Claims (11)
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| KR1019980056913A KR100281139B1 (en) | 1998-12-21 | 1998-12-21 | Nonvolatile Memory Device and Manufacturing Method Thereof |
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