KR0150996B1 - Method for manufacturing non-volatile memory device - Google Patents
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Abstract
신규한 불휘발성 반도체 메모리장치의 제조방법이 개시되어 있다. 반도체기판 상에 산화막을 형성한 다음, 상기 산화막 상에 부유 게이트로 사용될 제1 다결정실리콘층을 형성한다. 상기 제1 다결정실리콘층 상에 ONO막을 형성한 후, 연속으로 제어 게이트 물질을 침적한다. 제어 게이트와 부유 게이트 사이에 형성되는 ONO막의 특성 저하를 방지할 수 있다.A novel method of manufacturing a nonvolatile semiconductor memory device is disclosed. After forming an oxide film on a semiconductor substrate, a first polysilicon layer to be used as a floating gate is formed on the oxide film. After forming an ONO film on the first polysilicon layer, the control gate material is continuously deposited. The deterioration of the characteristics of the ONO film formed between the control gate and the floating gate can be prevented.
Description
제1도 및 제2도는 각각, 종래방법에 의한 플래쉬 메모리 장치의 셀어레이 및 버팅 콘택을 도시한 레이아웃도들.1 and 2 are layout diagrams showing a cell array and a butting contact of a flash memory device according to a conventional method, respectively.
제3a-b도 내지 제7도는 종래방법에 의한 플래쉬 메모리장치의 제조방법을 설명하기 위한 단면도들.3A to 7B are cross-sectional views illustrating a method of manufacturing a flash memory device according to a conventional method.
제8a도 내지 제8d도는 종래방법에 의한 플래쉬 메모리장치의 버팅 콘택 제조방법을 설명하기 위한 단면도들.8A to 8D are cross-sectional views illustrating a butt contact manufacturing method of a flash memory device according to a conventional method.
제9도 및 제10도는 각각, 본 발명에 의한 플래쉬 메모리장치의 셀어레이 및 버팅 콘택을 도시한 레이아웃도들.9 and 10 are layout diagrams showing cell array and butting contacts of a flash memory device according to the present invention, respectively.
제11a-b도 내지 제18a-b도는 본 발명에 의한 플래쉬 메모리장치의 제조방법을 설명하기 위한 단면도들.11A-B to 18A-B are cross-sectional views illustrating a method of manufacturing a flash memory device according to the present invention.
제19a도 내지 제19e도는 본 발명에 의한 플래쉬 메모리장치의 버팅 콘택 제조방법을 설명하기 위한 단면도들.19A to 19E are cross-sectional views illustrating a method of manufacturing a butt contact of a flash memory device according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10,100 : 반도체기판 12,102 : 필드산화막10,100: semiconductor substrate 12,102: field oxide film
14,104 : 터널 산화막 14' : 게이트산화막14,104 tunnel oxide film 14'gate oxide film
16,106 : 제1다결정실리콘층 18,108 : ONO막16,106: first polysilicon layer 18,108: ONO film
20,110 : 제2다결정실리콘층 22 : 절연막20,110: second polysilicon layer 22: insulating film
24 : 제3다결정실리콘층24: third polysilicon layer
본 발명은 불휘발성 반도체 메모리장치의 제조방법에 관한 것으로, 특히 플래쉬(Flash)메모리장치에서 부유 게이트(floating gate)와 제어게이트(control gate)사이에 형성되는 ONO(Oxide/Nitrode/Oxide)막의 특성 저하를 방지할 수 있는 불휘발성 반도체 메모리장치의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a nonvolatile semiconductor memory device, and more particularly, to characteristics of an ONO (Oxide / Nitrode / Oxide) film formed between a floating gate and a control gate in a flash memory device. The present invention relates to a method of manufacturing a nonvolatile semiconductor memory device that can prevent degradation.
전기적으로 데이터의 프로그램/소거(program/erase)가 가능한 플래쉬 메모리셀은, F-N(Fowler-Nordheim) 터널링(tunneling)을 위한 얇은 산화막 상에 부유 게이트가 형성되어 있고, 그 위에 ONO막을 개재하여 제어 게이트가 적충되어 있는 구조로 되어 있다.In flash memory cells that can electrically program / erase data, a floating gate is formed on a thin oxide film for Fowler-Nordheim (FN) tunneling, and a control gate is interposed therebetween. Has a structure in which it is stacked.
상기 플래쉬 메모리셀의 동작 기제를 살펴보면 다음과 같다.An operation mechanism of the flash memory cell is as follows.
먼저, 부유 게이트내에 전자를 주입하여 셀의 문턱전압(threshold voltage)을 (+)로 이동시키는 프로그램 동작은, 벌크(bulk)에 비하여 상대적으로 높은 전위를 셀어레이 내의 제어 게이트에 인가하여, 벌크로부터 부유 게이트 내로 F-N 터널링효과에 의해 전자가 충전(charge)됨으로써 이루어진다. 여기서, 벌크는 셀어레이가 형성되는 포켓(pocket)P웰과, 주변회로 영역의 nMOS트랜지스터가 형성되는 P웰 및 PMOS트랜지스터가 형성되는 N웰등 모두 3종류의 벌크가 제공된다.First, the program operation of injecting electrons into the floating gate to shift the threshold voltage of the cell to (+), applies a relatively high potential to the control gate in the cell array compared to the bulk, The electrons are charged by the FN tunneling effect into the floating gate. Here, the bulk is provided with three types of bulk, such as a pocket P well in which a cell array is formed, a P well in which an nMOS transistor in a peripheral circuit region is formed, and an N well in which a PMOS transistor is formed.
반대로 부유 게이트 내의 전자를 벌크로 방출함으로써 셀의 문턱전압을 (-)로 이동시키는 소거 동작은, 제어 게이트에 비하여 상대적으로 높은 전위를 셀어레이가 형성되는 포켓 P웰에 인가하여 부유 게이트를 정공(hole)으로 충전시킴으로써 이루어진다.On the contrary, the erasing operation of shifting the threshold voltage of the cell to (-) by releasing electrons in the floating gate in bulk, applies a relatively high potential to the pocket P well in which the cell array is formed compared to the control gate to open the floating gate. by filling a hole).
즉, 플래쉬 메모리셀의 동작은, 부유 게이트를 전자 또는 정공으로 충전시킴으로써 온(ON)또는 오프(OFF)의 셀 상태를 만든다.That is, the operation of the flash memory cell makes the cell state ON or OFF by charging the floating gate with electrons or holes.
이때, 부유 게이트와 제어 게이트를 전기적으로 절연시키고 있는 ONO막은 F-N터널링을 위해 얇은 산화막에 걸리는 전압을 커플링(coupling)비율에 의해 나누고, 부유 게이트에 유기된 전하를 보존시키는 역할을 한다.At this time, the ONO film electrically insulating the floating gate and the control gate divides the voltage applied to the thin oxide film for the F-N tunneling by the coupling ratio and preserves charges induced in the floating gate.
본 출원인 (발명자:조명관 등)은 상기한 바와 같은 플래쉬 메모리장치를 구현할 수 있는 새로운 제조방법을 발명하여 이를 한국특허 출원 제92-14810호로 출원한 바 있으며, 상기 한국특허 출원은 현재 한국특허청에 계속중이다.The present applicant (inventor: lighting tube, etc.) invented a new manufacturing method capable of implementing the flash memory device as described above and filed it with Korean Patent Application No. 92-14810, which is currently filed with the Korean Patent Office. Going on
제1도 및 제2도는 각각, 상기 종래방법에 의한 플래쉬 메모리장치의 셀어레이 및 버팅 콘택(butting contact)의 레이아웃도들이다. 여기서, 버팅 콘택은 스트링 선택라인과 접지(ground)선택라인 내에서 ONO막에 의하여 전기적으로 절연되어 있는 부유 게이트로 사용되는 다결정실리콘층과 제어 게이트로 사용되는 다결정실리콘층을 단락시키기 위하여 일부분의 ONO막을 제거한 후 금속패턴을 이용하여 전기적으로 단락시키는 콘택구조이다. 제1도에서 액티브 영역의표시는 비트라인 콘택을 나타낸다.1 and 2 are layout diagrams of a cell array and a butting contact of a flash memory device according to the conventional method, respectively. Here, the butting contact is a part of ONO to short-circuit the polysilicon layer used as the floating gate electrically insulated by the ONO film in the string select line and the ground select line and the polysilicon layer used as the control gate. After the film is removed, the contact structure is electrically shorted using a metal pattern. Of the active area in FIG. The indication represents a bitline contact.
제3a-b도 내지 제7도는 종래방법에 의한 플래쉬 메모리장치의 제조방법을 설명하기 위한 단면도들이며, 각 a도는 제1도의 XX'선에 따른 단면도이고, 각 b도는 제1도의 YY'선에 따른 단면도이다. 제8a도 내지 제8d도는 제2도의 aa'선에 따른, 버팅 콘택 영역에서의 제조방법을 설명하기 위한 단면도들이다.3A to 7B are cross-sectional views illustrating a method of manufacturing a flash memory device according to a conventional method, each a being a cross sectional view taken along the line XX 'of FIG. 1, and each of the b's being taken along the line YY' of FIG. According to the cross-sectional view. 8A to 8D are cross-sectional views illustrating a method of manufacturing in the butting contact region along line aa 'in FIG.
제3a도 및 제3b도를 참조하면, P형의 반도체기판(100)상에 셀어레이가 형성될 포켓P웰, 주변회로 형성을 위한 N웰 및 P웰, 그리고 높은 수준의 접합 파괴전압(break down voltage)을 갖는 트랜지스터용 P-서브를 형성한다. (도면에서 상기한 웰들은 도시되지 않음.)이어서, 통상의 소자분리 공정을 실시하여 셀어레이 및 주변회로에 액티브 영역을 한정하는 필드산화막(102)을 형성한 다음, 상기 기판(100)전면에 약100Å 두께의 산화막을 성장시켜서 F-N터널링을 위한 터널 산화막(104)을 형성한다. 다음에, 부유 게이트로 사용될 제1다결정실리콘층(106)을 결과물 전면에 형성하고, 사진식각 공정으로 주변회로 영역 및 셀어레이 영역 내의 필드산화막(102)위의 소정부위의 제1다결정실리콘층(106)을 제거하기 위한 제1 포토레지스트 패턴(105)을 형성한다.Referring to FIGS. 3A and 3B, a pocket P well in which a cell array is to be formed on a P-type semiconductor substrate 100, N wells and P wells for forming a peripheral circuit, and a high level of junction breakdown voltage (break) a P-sub for the transistor having a down voltage) is formed. (The wells described above are not shown in the drawing.) Then, a conventional device isolation process is performed to form a field oxide film 102 defining an active region in the cell array and the peripheral circuit, and then over the entire surface of the substrate 100. An oxide film having a thickness of about 100 kHz is grown to form a tunnel oxide film 104 for FN tunneling. Next, a first polysilicon layer 106 to be used as a floating gate is formed on the entire surface of the resultant, and the first polysilicon layer (at a predetermined position on the field oxide film 102 in the peripheral circuit region and the cell array region by a photolithography process) is formed. A first photoresist pattern 105 for removing 106 is formed.
제4a도 및 제4b도를 참조하면, 상기 제1 포토레지스트 패턴(105)을 식각마스크로 사용하여 제1다결정실리콘층(106)을 이방성 식각한 후, 상기 제1 포토레지스트 패턴(105)을 제거한다. 이어서, 산화공정에 의해 결과물 전면에 약100Å 두께의 하부 산화막을 성장시키고, 연속으로 저압기상증착 방법을 실시하여 약 120Å두께의 실리콘 질화막을 침적한 다음, 상기 실리콘 질화막을 산화시켜 상부 산화막을 성장시킨다. 그 결과, ONO막(108)이 형성한다.4A and 4B, after anisotropically etching the first polysilicon layer 106 using the first photoresist pattern 105 as an etching mask, the first photoresist pattern 105 is removed. Remove Subsequently, a lower oxide film having a thickness of about 100 GPa is grown on the entire surface by an oxidation process, and a low pressure vapor deposition method is continuously performed to deposit a silicon nitride film having a thickness of about 120 GPa, and then the silicon nitride film is oxidized to grow an upper oxide film. . As a result, the ONO film 108 is formed.
제5a도 및 제5b도를 참조하면, 사진식각 공정으로 셀어레이 영역상에 제2 포토레지스트 패턴(109)을 형성하여 주변회로 영역을 개구한다. 이어서, 상기 제2 포토레지스트 패턴(109)을 식각마스크로 사용하여 제2 절연막을 제거함으로써, 주변회로 영역의 기판(100)표면을 노출시킨다.5A and 5B, a second photoresist pattern 109 is formed on the cell array region by a photolithography process to open the peripheral circuit region. Subsequently, the second insulating layer is removed using the second photoresist pattern 109 as an etching mask, thereby exposing the surface of the substrate 100 in the peripheral circuit region.
제6도 및 제8a도를 참조하면, 상기 제2 포토레지스트 패턴(109)을 제거한 후, 주변회로 영역에 형성될 트랜지스터의 문턱전압 조절용 이온주입 공정을 실시하고, 열 산화공정으로 게이트산화막(104')을 형성한다. 이어서, 셀어레이 영역의 제어 게이트와 주변회로 영역의 게이트전극으로 사용될, 제2 다결정실리콘층과 텅스텐 실리사이드층이 적층된 폴리사이드층(110)을 형성한다. 다음에, 사진식각 공정으로 제어 게이트 및 부유 게이트 패턴 형성을 위한 제3 포토레지스트 패턴(111)을 셀어레이 영역 상에 형성하고 주변회로 영역은 상기 제3 포토레지스트 패턴(111)으로 전부 가려준다. 이어서, 상기 제3 포토레지스트 패턴(111)을 식각마스크로 사용하여 폴리사이드층(110), ONO막(108), 제1다결정실리콘층(106) 및 터널산화막(104)을 차례로 식각함으로써, 셀어레이 영역 내의 패턴을 형성한다. 이때, 제8a도에 도시된 바와 같이, 상기 제3 포토레지스트 패턴(111)은 버팅 콘택 형성을 위해 필드산화막(102)위에도 형성된다.6 and 8A, after the second photoresist pattern 109 is removed, an ion implantation process for adjusting the threshold voltage of the transistor to be formed in the peripheral circuit region is performed, and the gate oxide film 104 is thermally oxidized. Form '). Subsequently, a polyside layer 110 including a second polycrystalline silicon layer and a tungsten silicide layer to be used as the control gate of the cell array region and the gate electrode of the peripheral circuit region is formed. Next, a third photoresist pattern 111 for forming a control gate and a floating gate pattern is formed on the cell array region by a photolithography process, and the peripheral circuit region is entirely covered by the third photoresist pattern 111. Subsequently, by using the third photoresist pattern 111 as an etching mask, the polyside layer 110, the ONO film 108, the first polysilicon layer 106 and the tunnel oxide film 104 are sequentially etched to form a cell. A pattern in the array region is formed. In this case, as shown in FIG. 8A, the third photoresist pattern 111 is also formed on the field oxide layer 102 to form a butting contact.
제7도 및 제8b도를 참조하면, 상기 제3 포토레지스트 패턴(111)을 제거한 후, 사진식각 공정으로 주변회로 영역에 게이트전극을 형성하기 위한 제4 포토레지스트 패턴(113)을 형성한다. 이어서, 상기 제4 포토레지스트 패턴(113)을 식각마스크로 사용하여 폴리사이드층(110)을 식각함으로써 주변회로 영역에 게이트전극(110')을 형성한다. 이때, 제8b도에 도시된 바와 같이 셀어레이 영역에서는 버팅 콘택을 형성하기 위한 소정영역만 개구된다.7 and 8b, after removing the third photoresist pattern 111, a fourth photoresist pattern 113 for forming a gate electrode in the peripheral circuit region is formed by a photolithography process. Subsequently, the polyside layer 110 is etched using the fourth photoresist pattern 113 as an etching mask to form the gate electrode 110 ′ in the peripheral circuit region. In this case, as shown in FIG. 8B, only a predetermined region for forming a butting contact is opened in the cell array region.
제8c도를 참조하면, 상기 제4 포토레지스트 패턴(113)을 제거한 후, 트랜지스터의 소오스/드레인 형성을 위한 이온주입 공정을 실시한다. 이어서, 결과물 전면에 고온산화물과 BPSG를 연속으로 침적하여 층간절연막(112)을 형성한 다음, BPSG를 리플로우(reflow)하여 결과물을 평탄화시킨다. 다음에, 사진식각 공정으로 상기 층간절연막(112)을 식각하여 콘택홀(115)을 형성한다.Referring to FIG. 8C, after the fourth photoresist pattern 113 is removed, an ion implantation process for forming a source / drain of the transistor is performed. Subsequently, a high temperature oxide and BPSG are continuously deposited on the entire surface of the resultant to form an interlayer insulating film 112, and then the BPSG is reflowed to planarize the resultant. Next, the interlayer insulating layer 112 is etched by a photolithography process to form a contact hole 115.
제8d도를 참조하면, 상기 콘택홀(115)이 형성된 결과물 전면에 금속물질을 스퍼터링하고, 이를 사진식각 공정으로 패터닝하여 금속패턴(114)을 형성함으로써 버팅 콘택을 완성한다. 이어서, 후속 어닐링(annealing) 공정을 실시한다.Referring to FIG. 8D, the metal material is sputtered on the entire surface of the resultant in which the contact hole 115 is formed, and patterned by a photolithography process to form a metal pattern 114 to complete the butting contact. Subsequently, a subsequent annealing process is performed.
상술한 종래방법에 의하면, 부유 게이트로 사용되는 다결정실리콘층 상에 ONO막을 형성한 다음, 주변회로 영역 트랜지스터의 문턱전압 조절용 이온주입 및 게이트산화막 형성을 위한 사진공정을 실시하게 된다. 이때, ONO막의 상부 산화막이 세정(cleaning)시에 소모(consume) 및 열화되는 것과 관련하여 적절한 세정을 실시하지 못한다. 이와 같이, ONO막의 형성후 적절한 세정을 실시하지 못하기 때문에, ONO막의 특성이 열화되게 된다.According to the above-described conventional method, an ONO film is formed on a polysilicon layer used as a floating gate, and then a photo process for ion implantation and gate oxide film formation for threshold voltage regulation of a peripheral circuit region transistor is performed. At this time, proper cleaning is not performed in connection with the consumption and deterioration of the upper oxide film of the ONO film during cleaning. As described above, since the proper cleaning cannot be performed after the formation of the ONO film, the characteristics of the ONO film are deteriorated.
따라서, 본 발명의 목적은 상술한 종래방법의 문제점을 해결하여 ONO막의 특성 저하를 방지할 수 있는 불휘발성 반도체 메모리장치의 제조방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a nonvolatile semiconductor memory device capable of solving the above-mentioned problems of the conventional method and preventing the deterioration of the characteristics of the ONO film.
상기 목적을 달성하기 위하여 본 발명은,The present invention to achieve the above object,
반도체기판 상에 산화막을 형성하는 단계;Forming an oxide film on the semiconductor substrate;
상기 산화막 상에 부유 게이트로 사용될 제1다결정실리콘층을 형성하는 단계;Forming a first polysilicon layer to be used as a floating gate on the oxide film;
상기 제1다결정실리콘층 상에 ONO막을 형성하는 단계; 및Forming an ONO film on the first polycrystalline silicon layer; And
상기 ONO막이 형성된 결과물 상에, 연속으로 제어 게이트 물질을 침적하는 단계를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법을 제공한다.And depositing a control gate material continuously on the resultant on which the ONO film is formed.
상기 제어 게이트 물질로는 다결정실리콘 또는 다결정실리콘과 텅스텐 실리사이드가 적층된 폴리사이드를 사용하는 것이 바람직하다.As the control gate material, it is preferable to use polysilicon or polyside in which polycrystalline silicon and tungsten silicide are laminated.
상기 ONO막을 형성하는 공정은, 상기 제1 다결정실리콘층 상에 하부 산화막 및 질화막을 차례로 침적한 후 상기 질화막 상에 열 산화막을 침적함으로써 이루어질 수 있다.The process of forming the ONO film may be performed by sequentially depositing a lower oxide film and a nitride film on the first polycrystalline silicon layer, and then depositing a thermal oxide film on the nitride film.
또한, 상기 목적을 달성하기 위하여 본 발명은, 셀어레이 영역과 주변회로 영역으로 구성되는 불휘발성 반도체 메모리장치의 제조방법에 있어서, 반도체기판 상에 산화막을 형성하는 단계; 상기 산화막 상에 부유 게이트로 사용될 제1 다결정실리콘층을 형성하는 단계; 상기 제1 다결정실리콘층 상에 ONO막을 형성하는 단계; 상기 ONO막이 형성된 결과물상에 연속으로 제어 게이트로 사용될 제2 다결정실리콘층을 형성하는 단계; 상기 주변회로 영역의 제2 다결정실리콘층을 제거하는 단계;상기 제2 다결정실리콘층 상에 절연막 및 도전층을 차례로 형성하는 단계; 및 사진식각 공정으로 상기 도전층을 식각하여 주변회로 영역의 게이트를 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법을 제공할 수 있다.In addition, to achieve the above object, the present invention provides a method of manufacturing a nonvolatile semiconductor memory device comprising a cell array region and a peripheral circuit region, comprising the steps of: forming an oxide film on a semiconductor substrate; Forming a first polysilicon layer to be used as a floating gate on the oxide film; Forming an ONO film on the first polycrystalline silicon layer; Forming a second polysilicon layer to be used as a control gate continuously on the resultant on which the ONO film is formed; Removing a second polysilicon layer in the peripheral circuit region; sequentially forming an insulating film and a conductive layer on the second polycrystalline silicon layer; And forming a gate of a peripheral circuit region by etching the conductive layer by a photolithography process.
상기 도전층을 구성하는 물질로 다결정실리콘 또는 다결정실리콘과 텅스텐 실리사이드가 적층된 폴리사이드를 사용하는 것이 바람직하다.As the material constituting the conductive layer, it is preferable to use polycrystalline silicon or polyside in which polycrystalline silicon and tungsten silicide are laminated.
상기 주변회로 영역의 제2 다결정실리콘층을 제거하는 단계 후, 상기 주변회로 영역의 ONO막 및 산화막을 제거하여 상기 기판을 노출시키는 단계를 더 구비할 수 있다.After removing the second polysilicon layer of the peripheral circuit region, the method may further include exposing the substrate by removing the ONO layer and the oxide layer of the peripheral circuit region.
상기 주변회로 영역의 게이트를 형성할 때, 상기 셀에레이 영역의 도전층이 모두 제거된다. 상기 도전층을 식각할 때, 상기 절연막을 식각저지층으로 사용한다.When forming the gate of the peripheral circuit region, all the conductive layers of the cell array region are removed. When etching the conductive layer, the insulating film is used as an etch stop layer.
바람직하게는, 상기 절연막으로 열산화막을 사용한다.Preferably, a thermal oxide film is used as the insulating film.
상기 주변회로 영역의 게이트를 형성하는 단계 후, 사진식각 공정으로 상기 셀어레이 영역의 제2 다결정실리콘층, ONO막, 제1다결정실리콘층을 식각함으로써, 셀어레이 영역의 게이트를 형성하는 단계를 더 구비할 수 있다.After forming the gate of the peripheral circuit region, etching the second polysilicon layer, the ONO film, and the first polysilicon layer of the cell array region by a photolithography process to form a gate of the cell array region. It can be provided.
본 발명에 의하면, 부유 게이트로 사용되는 다결정실리콘층 상에 ONO막을 형성하고, 연속으로 제어 게이트로 사용될 도전물질을 침적한후, 주변회로 영역 트랜지스터의 문턱전압 조절용 이온주입 및 게이트산화막 형성을 위한 사진공정을 실시한다. 따라서, ONO막의 특성 저하를 방지할 수 있다.According to the present invention, an ONO film is formed on a polysilicon layer used as a floating gate, and after depositing a conductive material to be used as a control gate in succession, a photograph for forming an ion implantation and gate oxide film for controlling a threshold voltage of a peripheral circuit region transistor. Carry out the process. Therefore, the fall of the characteristic of an ONO film can be prevented.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제9도 및 제10도는 각각, 본 발명에 의한 플래쉬 메모리장치의 셀어레이 및 버팅 콘택을 도시한 레이아웃도들이다. 여기서, 버팅 콘택은 스트링 선택라인과 접지 선택라인 내에서, ONO막에 의하여 전기적으로 절연되어 있는 부유 게이트로 사용되는 다결정실리콘층과 제어 게이트로 사용되는 다결정실리콘층을 단락시키기 위하여 일부분의 ONO막을 제거한후 금속패턴을 이용하여 전기적으로 단락시키는 콘택구조이다. 제9도에서 액티브 영역의표시는 비트라인 콘택을 나타낸다. 상기 제1-2도에 도시된 종래방법에 의한 플래쉬 메모리장치의 레이아웃과 제9-10도에 도시된 본 발명에 의한 플래쉬 메모리장치의 레이아웃을 비교해 볼 때, 레이아웃에서의 차이는 없음을 알 수 있다.9 and 10 are layout diagrams showing the cell array and the butting contact of the flash memory device according to the present invention, respectively. Here, the butting contact removes a portion of the ONO film in the string select line and the ground select line to short-circuit the polysilicon layer used as the floating gate electrically insulated by the ONO film and the polysilicon layer used as the control gate. It is a contact structure that is electrically shorted by using a metal pattern. In Figure 9 the active area The indication represents a bitline contact. When comparing the layout of the flash memory device according to the conventional method shown in FIGS. 1-2 with the layout of the flash memory device according to the present invention shown in FIGS. 9-10, there is no difference in layout. have.
제11a-b도 내지 제18a-b도는 본 발명에 의한 플래쉬 메모리장치의 제조방법을 설명하기 위한 단면도들로서, 각 a도는 제9도의 XX'선에 따른 단면도이고, 각 b도는 제9도의 YY'선에 따른 단면도이다. 제19a도 내지 제19e도는 제10도의 aa'선에 따른, 버팅 콘택 영역에서의 제조방법을 설명하기 위한 단면도들이다.11A-B to 18A-B are cross-sectional views illustrating a method of manufacturing a flash memory device according to an embodiment of the present invention, wherein a is a cross sectional view taken along line XX 'of FIG. 9, and each b is a YY' of FIG. Sectional view along the line. 19A through 19E are cross-sectional views illustrating a method of manufacturing in a butting contact region along line aa 'of FIG. 10.
제11a도 및 제11b도는 터널 산화막(14)을 형성하는 단계를 도시한다. P형의 반도체기판(10)상에 셀어레이가 형성될 포켓 P웰, 주변회로 형성을 위한 N웰 및 P웰, 그리고 높은 수준의 접합 파괴전압을 갖는 트랜지스터용 P-서브를 형성한다. (도면에서 상기한 웰들은 도시되지 않음.)이어서,통상의 소자분리 공정, 예컨대 폴리 버퍼드 LOCOS(Poly Buffered LOCOS)공정을 위하여, 약 300Å 두께의 열산화막(도시되지 않음)을 기판(10)상에 성장시키고, 그 위에 약 1000Å 두께의 다결정실리콘 및 약 1500Å 두께의 실리콘 질화물을 차례로 침적한다. 계속해서, 사진식각 공정으로 액티브가 될 영역에서는 상기 실리콘 질화막 및 다결정실리콘막으로 이루어진 패턴을 형성하고, 필드산화막이 형성될 영역에서는 다결정실리콘막이 약 700Å 두께로 남겨지도록 이방성 식각한다. 이어서, 열산화 공정으로 약 8000Å 두께의 필드산화막(12)을 형성한 후, 실리콘 질화막과 다결정실리콘막을 제거하여 액티브 영역을 정의한다. 다음에, 상기 필드산화막(12)이 형성된 기판(10) 전면에 산화막을 약100Å 두께로 성장시킴으로써 F-N터널링을 위한 터널 산화막(14)을 형성한다.11A and 11B show the step of forming the tunnel oxide film 14. Pocket P wells for forming cell arrays, N wells and P wells for forming peripheral circuits, and P-subs for transistors having a high junction breakdown voltage are formed on the P-type semiconductor substrate 10. (The wells described above in the drawings are not shown.) Then, a thermal oxide film (not shown) of about 300 kHz thick is fabricated for a normal device isolation process, such as a poly buffered LOCOS process. The phases are grown, and about 1000 ns thick polycrystalline silicon and about 1500 ns thick silicon nitride are subsequently deposited. Subsequently, a pattern consisting of the silicon nitride film and the polysilicon film is formed in a region to be active by a photolithography process, and anisotropic etching is performed such that the polysilicon film is left to be about 700 GPa thick in the region where the field oxide film is to be formed. Subsequently, after forming a field oxide film 12 having a thickness of about 8000 kPa by a thermal oxidation process, the silicon nitride film and the polycrystalline silicon film are removed to define an active region. Next, a tunnel oxide film 14 for F-N tunneling is formed by growing an oxide film to a thickness of about 100 GPa on the entire surface of the substrate 10 on which the field oxide film 12 is formed.
제12a도 및 제12b도는 제1다결정실리콘층(16)을 형성하는 단계를 도시한다. 상기 터널 산화막(14)이 형성된 결과물 전면에, 부유 게이트로 사용될 제1 다결정실리콘층(16)을 약1500Å의 두께로 형성한 다음, 상기 제1 다결정실리콘층(16)의 면저항(sheet resistance)을 낮추기 위해 POCl3을 침적한다. 이어서, 인(P)을 제1 다결정실리콘층(16)내로 확산시킨다음, 제1 다결정실리콘층(16)의 표면에 형성된 오산화인막(P2O5)을 제거한 후, 주변회로 영역의 제1다결정실리콘층(16) 및 셀어레이 영역 내의 필드산화막(12) 위의 소정부위의 제1 다결정실리콘층(16)을 제거하기 위한 제1 포토레지스트 패턴(15)을 형성한다. 다음에, 상기 제1 포토레지스트 패턴(15)을 식각마스크로 사용하여 제1 다결정실리콘층(16)을 이방성 식각한다. 그 결과, 셀어레이 영역에서는 비트라인 방향으로 부유 게이트들이 서로 이격된다.12A and 12B illustrate the step of forming the first polycrystalline silicon layer 16. On the entire surface of the tunnel oxide film 14 formed thereon, a first polysilicon layer 16 to be used as a floating gate is formed to a thickness of about 1500 GPa, and then sheet resistance of the first polysilicon layer 16 is increased. POCl 3 is deposited to lower. Subsequently, after phosphorus (P) is diffused into the first polysilicon layer 16, the phosphorus pentoxide film P 2 O 5 formed on the surface of the first polysilicon layer 16 is removed, and then the first portion of the peripheral circuit region is removed. A first photoresist pattern 15 is formed to remove the first polycrystalline silicon layer 16 and the first polycrystalline silicon layer 16 at a predetermined position on the field oxide film 12 in the cell array region. Next, the first polycrystalline silicon layer 16 is anisotropically etched using the first photoresist pattern 15 as an etching mask. As a result, the floating gates are spaced apart from each other in the bit line direction in the cell array region.
제13a도 및 제13b도는 ONO막(18)을 형성하는 단계를 도시한다. 상기 제1 포토레지스트 패턴(15)을 제거한 다음, 산화공정에 의해 결과물 전면에 약 100Å 두께의 하부 산화막을 성장시킨다. 계속해서, 그 위에 저압기상증착 방법에 의해 약120Å 두께의 실리콘 질화막을 침적하고, 그 위에 약 40Å 두께의 상부 산화막을 성장시킨다. 그 결과, ONO막(18)이 형성된다.13A and 13B show the step of forming the ONO film 18. After removing the first photoresist pattern 15, a lower oxide layer having a thickness of about 100 μs is grown on the entire surface of the resultant by an oxidation process. Subsequently, a silicon nitride film having a thickness of about 120 kPa is deposited thereon by a low pressure vapor deposition method, and an upper oxide film having a thickness of about 40 kPa is grown thereon. As a result, the ONO film 18 is formed.
제14a도, 제14b도 및 제19a도는 제2 다결정실리콘층(20)을 형성하는 단계를 도시한다. 상기 ONO막(18)을 형성한 후 연속으로, 제어 게이트로 사용될 제2 다결정실리콘층(20)을 상기 ONO막(18) 상에 형성한다. 상술한 종래방법에서는 ONO막을 형성한 다음, 셀어레이 영역의 ONO막은 남겨두고 주변회로 영역의 ONO막을 제거하기 위한 마스크 공정과, 주변회로 영역에 NMOS 및 PMOS트랜지스터의 문턱전압 조절용 이온주입 및 게이트 산화막 형성을 위한 마스크 공정을 진행한 후 제어 게이트로 사용될 다결정실리콘층을 형성한다. 따라서, 부유 게이트 상에 ONO막을 형성한 후 제어 게이트를 형성하기 전까지 마스크 공정이 진행되므로, ONO막의 상부 산화막의 막질 특성에 나쁜 영향을 미치게 된다. 반면에, 본 발명에 의하면, 부유 게이트 상에 ONO막을 형성한 후 연속으로 제어 게이트를 형성한 다음, 주변회로 영역의 NMOS 및 PMOS트랜지스터의 문턱전압 조절용 이온주입 및 게이트산화막 형성을 위한 마스크 공정을 진행함으로써, ONO막의 특성저하가 일어나지 않는다.14A, 14B, and 19A illustrate forming a second polysilicon layer 20. After the ONO film 18 is formed, a second polysilicon layer 20 to be used as a control gate is continuously formed on the ONO film 18. In the above-described conventional method, after forming the ONO film, a mask process for removing the ONO film in the peripheral circuit area, leaving the ONO film in the cell array region, and ion implantation and gate oxide film formation for controlling the threshold voltage of the NMOS and PMOS transistors in the peripheral circuit region After the mask process for forming a polysilicon layer to be used as a control gate. Therefore, since the mask process is performed after the ONO film is formed on the floating gate and before the control gate is formed, the film quality of the upper oxide film of the ONO film is adversely affected. On the other hand, according to the present invention, after forming the ONO film on the floating gate, the control gate is continuously formed, and then the mask process for ion implantation and gate oxide film formation for threshold voltage regulation of NMOS and PMOS transistors in the peripheral circuit region is performed. As a result, the characteristic deterioration of the ONO film does not occur.
제15a도, 제15b도 및 제19b도는 제2 다결정실리콘층(20)의 소정부위를 제거하는 단계를 도시한다. 상기 제2 다결정실리콘층(20)을 형성한 후, 사진식각 공정으로 셀어레이 영역 상에 제2 포토레지스트 패턴(21)을 형성하여 주변회로 영역 및 버팅 콘택이 형성될 영역을 개구한다. 이어서, 상기 제2 포토레지스트 패턴(21)을 식각마스크로 사용하여 주변회로 및 버팅 콘택 형성 영역의 제2 다결정실리콘층(20)을 제거하고,계속해서, ONO막(18)을 제거한다. 이때 주변회로 영역에서는 기판(10)표면이 노출된다.15A, 15B, and 19B illustrate removing a predetermined portion of the second polysilicon layer 20. After the second polysilicon layer 20 is formed, a second photoresist pattern 21 is formed on the cell array region by a photolithography process to open the peripheral circuit region and the region where the butt contact is to be formed. Subsequently, using the second photoresist pattern 21 as an etching mask, the second polysilicon layer 20 in the peripheral circuit and the butting contact forming region is removed, and then the ONO film 18 is removed. At this time, the surface of the substrate 10 is exposed in the peripheral circuit region.
제16a-b도 및 19c도는 절연막(22) 및 제3 다결정실리콘층(24)을 형성하는 단계를 도시한다. 상기 제2 포토레지스트 패턴(21)을 제거한 후, 사진공정에 의해 주변회로 영역에 형성될 NMOS 및 PMOS트랜지스터의 문턱전압 조절용 이온주입 공정을 실시한다. 이어서,결과물 전면에 열산화 공정을 실시하여 주변회로 트랜지스터의 게이트 산화막으로 사용될 절연막(22)을 형성한다. 이때, 셀어레이 영역의 제어 게이트로 사용되는 제2 다결정실리콘층(20)상에도 절연막(22)이 동시에 성장된다. 다음에, 주변회로 트랜지스터의 게이트전극으로 사용될 제3 다결정실리콘층(24)을 결과물 전면에 형성한다.16A-B and 19C show the steps of forming the insulating film 22 and the third polysilicon layer 24. After removing the second photoresist pattern 21, an ion implantation process for adjusting the threshold voltage of the NMOS and PMOS transistors to be formed in the peripheral circuit region is performed by a photolithography process. Subsequently, a thermal oxidation process is performed on the entire surface of the resultant to form an insulating film 22 to be used as a gate oxide film of the peripheral circuit transistor. At this time, the insulating film 22 is simultaneously grown on the second polysilicon layer 20 used as the control gate of the cell array region. Next, a third polysilicon layer 24 to be used as the gate electrode of the peripheral circuit transistor is formed on the entire surface of the resultant.
제17a도, 제17b도 및 제19d도는 게이트전극(24')을 형성하는 단계를 도시한다. 상기 제3 다결정실리콘층(24)을 형성한 후 사진식각 공정으로 주변회로 영역에 게이트전극을 형성하기 위한 제3 포토레지스트 패턴(25)을 형성한다. 이어서, 상기 제3 포토레지스트 패턴(25)을 식각마스크로 사용하여 제3 다결정실리콘층(24)을 식각함으로써 주변회로 영역에 게이트전극(24')을 형성한다. 이때, 셀어레이 영역은 모두 개구되어 있어 제3 다결정실리콘층(24)이 모두 제거되지만, 제2다결정실리콘층(20)상의 절연막(22)이 식각저지층 역할을 하므로, 셀어레이 영역의 제어 게이트로 사용되는 제2 다결정실리콘층(20)은 식각되지 않는다. 또한, 제19d도에 도시된 바와 같이, 버팅 콘택이 형성될 영역이 상기 사진식각 공정에 의해 개구된다. (여기서, 제19d도는 제3포토레지스트 패턴이 제거된 후의 결과물을 도시한 것이다.)17A, 17B, and 19D show the steps of forming the gate electrode 24 '. After forming the third polysilicon layer 24, a third photoresist pattern 25 for forming a gate electrode in the peripheral circuit region is formed by a photolithography process. Subsequently, the third polycrystalline silicon layer 24 is etched using the third photoresist pattern 25 as an etching mask to form a gate electrode 24 ′ in the peripheral circuit region. In this case, all of the cell array regions are opened so that all of the third polysilicon layer 24 is removed, but since the insulating film 22 on the second polysilicon layer 20 serves as an etch stop layer, the control gate of the cell array region is The second polysilicon layer 20 used as is not etched. Further, as shown in FIG. 19D, the region where the butt contact is to be formed is opened by the photolithography process. (Here, Figure 19d shows the result after the third photoresist pattern is removed.)
제18a도, 제18b도 및 제19e도는 제어 게이트 및 부유 게이트 패턴을 형성하는 단계를 도시한다. 상기 제3 포토레지스트 패턴(25)을 제거한 후, 사진식각 공정으로 셀어레이 영역에 제어 게이트 및 부유 게이트 패턴을 형성하기 위한 제4 포토레지스트 패턴(27)을 주변회로 영역 상에 형성한다. 이어서, 상기 제4 포토레지스트 패턴(27)을 식각마스크로 사용하여 제2 다결정실리콘층(20), ONO막(18), 제1다결정실리콘층(16), 및 터널산화막(14)을 차례로 식각함으로써, 셀어레이 영역에 부유 게이트 및 제어 게이트 패턴을 형성한다. 다음에, 도시되지는 않았지만, 상기 제4 포토레지스트 패턴(27)을 제거한 후, 트랜지스터의 소오스/드레인 형성을 위한 이온주입공정을 실시한다. 이어서, 결과물 전면에 고온산화물과 BPSG를 연속으로 침적하여 층간절연막을 형성한 다음, BPSG를 리플로우하여 결과물을 평탄화시킨다. 다음에, 사진식각 공정으로 상기 층간절연막을 식각하여 콘택홀을 형성한 후, 결과물 전면에 금속을 스퍼터링한다. 이어서, 상기 금속을 사진식각 공정으로 패터닝하여 금속패턴을 형성함으로써 버팅 콘택을 완성한 다음, 후속 어닐링 공정을 실시한다.18A, 18B, and 19E illustrate forming a control gate and a floating gate pattern. After removing the third photoresist pattern 25, a fourth photoresist pattern 27 is formed on the peripheral circuit region to form the control gate and the floating gate pattern in the cell array region by a photolithography process. Subsequently, the second polysilicon layer 20, the ONO layer 18, the first polysilicon layer 16, and the tunnel oxide layer 14 are sequentially etched using the fourth photoresist pattern 27 as an etching mask. As a result, a floating gate and a control gate pattern are formed in the cell array region. Next, although not shown, after the fourth photoresist pattern 27 is removed, an ion implantation process for forming a source / drain of the transistor is performed. Subsequently, a high temperature oxide and BPSG are continuously deposited on the entire surface of the resultant to form an interlayer insulating film, and then the BPSG is reflowed to planarize the resultant. Next, the interlayer insulating layer is etched by a photolithography process to form contact holes, and then metal is sputtered on the entire surface of the resultant. Subsequently, the metal is patterned by a photolithography process to form a metal pattern to complete the butting contact, and then a subsequent annealing process is performed.
본 발명의 바람직한 다른 실시예에 의하면, 주변회로 트랜지스터의 게이트전극으로 사용될 제3다결정실리콘을 다결정실리콘과 텅스텐 실리사이드가 적층된 폴리사이드로 대체할 수 있다.According to another preferred embodiment of the present invention, the third polycrystalline silicon to be used as the gate electrode of the peripheral circuit transistor can be replaced by a polyside in which polycrystalline silicon and tungsten silicide are laminated.
이상 상술한 바와 같이 본 발명에 의한 불휘발성 반도체 메모리장치의 제조방법에 의하면, 부유 게이트로 사용되는 다결정실리콘층 상에 ONO막을 형성하고, 연속으로 제어 게이트로 사용될 도전물질을 침적한 후, 주변회로 영역 트랜지스터의 문턱전압 조절용 이온주입 및 게이트산화막 형성을 위한 사진공정을 실시한다. 따라서, ONO막의 특성 저하를 방지할 수 있다.As described above, according to the method of manufacturing a nonvolatile semiconductor memory device according to the present invention, after forming an ONO film on a polysilicon layer used as a floating gate, depositing a conductive material to be used as a control gate continuously, and then surrounding circuit A photolithography process for ion implantation and gate oxide film formation for threshold voltage regulation of a region transistor is performed. Therefore, the fall of the characteristic of an ONO film can be prevented.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical idea of the present invention.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940026858A KR0150996B1 (en) | 1994-10-20 | 1994-10-20 | Method for manufacturing non-volatile memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940026858A KR0150996B1 (en) | 1994-10-20 | 1994-10-20 | Method for manufacturing non-volatile memory device |
Publications (2)
| Publication Number | Publication Date |
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| KR960015923A KR960015923A (en) | 1996-05-22 |
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ID=19395518
Family Applications (1)
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| KR1019940026858A KR0150996B1 (en) | 1994-10-20 | 1994-10-20 | Method for manufacturing non-volatile memory device |
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-
1994
- 1994-10-20 KR KR1019940026858A patent/KR0150996B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
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| KR960015923A (en) | 1996-05-22 |
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