KR19990050537A - 프레임 동기 인입 장치 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속하는 기술분야

본 발명은 고속 직렬 데이터 전송에 있어서 프레임 동기를 인입하는 장치에 관한 것임.

2. 발명이 해결하고자하는 기술적 과제

본 발명은 검사 비트가 부호 규칙 위반이 된 프레임 동기를 검출하므로써, 프레임 인입 시간을 단축하고, 고속 처리 기능부의 메모리 용량을 줄일 수 있는 프레임 동기 인입 장치를 제공하는데 그 목적이 있다.

3. 발명의 해결 방법의 요지

본 발명은 프레임 주기용 고정 패턴을 발생하는 고정 패턴 발생수단; 검사비트를 발생하는 검사비트 발생수단; 동기 클럭을 검출하는 동기 클럭 검출수단; 프레임 위치를 카운트하여 타이밍 신호를 출력하는 프레임 위치 카운팅수단; 및 부호 규칙 위반 신호를 카운트하여 오류를 감시하는 오류 감시수단을 포함한다.

4. 발명의 중요한 용도

본 발명은 소정 비트의 동기 패턴을 가지는 프레임 정보 및 다수의 프레임을 관찰하여 동기 패턴을 검출하는 이용됨.

Description

프레임 동기 인입 장치

본 발명은 고속 직렬 데이터 전송에 있어서 프레임 동기를 인입하는 장치에 관한 것으로서, 특히 소정 비트의 동기 패턴을 가지는 프레임 정보 및 다수의 프레임을 관찰하여 동기 패턴을 검출하므로써, 프레임 동기를 확립하는 프레임 동기 인입 장치에 관한 것이다.

도 1a는 고속 직렬 데이터 전송에 있어서 동기 비트를 분산 배치한 종래의 프레임의 구성도이고, 도 1b 고속 직렬 데이터 전송에 있어서 동기 비트를 집중 배치한 종래의 프레임의 구성도이다.

그러나, 종래의 프레임 동기 인입 장치의 경우에, 상기 도 1a 및 도 1b에 도시한 바와 같이 프레임 내의 동기 비트를 분산 배치하거나 또는 동기 비트를 집중 배치하므로써, 동기 인입시 까지의 소요 시간이 길어지고, 고속의 탐색 처리가 요구되는 문제점이 있었다.

따라서, 본 발명은 상기한 바와 같은 문제점을 해결하기 위한여 안출된 것으로서, 부호 규칙과 검사측의 검사 비트로부터 블록 동기를 얻은 후, 블록 단위로 탐색을 행하여, 검사 비트가 부호 규칙 위반이 된 프레임 동기를 검출하므로써, 프레임 인입 시간을 단축하고, 고속 처리 기능부의 메모리 용량을 줄일 수 있는 프레임 동기 인입 장치를 제공하는데 그 목적이 있다.

도 1a는 동기 비트를 분산 배치한 종래의 프레임의 구성도.

도 1b는 동기 비트를 집중 배치한 종래의 프레임의 구성도.

도 2는 본 발명에 따른 프레임 동기 인입 장치의 일실시예 블록도.

도 3은 도 2의 병/직렬 변환기로부터 출력된 프레임의 구성도.

* 도면의 주요 부분에 대한 부호의 설명 *

201: 고정 패턴 발생부 202: 절환기

203: 검사비트 발생부 204: 병/직렬 변환기

205: 논리곱 게이트 206: 직/병렬 변환기

207: 비트 검사부 208: 동기 클럭 검출부

209: 클럭 위상 조절부 210: 분주부

211: 래치부 212: 프레임 동기 검출부

213: 프레임 위치 카운팅부 214: 오류 감시부

이와 같은 목적을 달성하기 위한 본 발명의 프레임 동기 인입 장치는, 프레임 주기용 고정 패턴을 발생하는 고정 패턴 발생수단; 외부로부터 입력되는 프레임 동기 위치 펄스에 따라, 외부로부터 입력되는 데이터와 상기 프레임 주기용 고정 패턴을 선택적으로 병렬 출력하는 절환수단; 상기 프레임 동기 위치 펄스와 상기 절환수단으로부터의 어느 한 비트를 입력받아 검사비트를 발생하는 검사비트 발생수단; 상기 절환수단으로부터 출력된 병렬 데이터를 직렬로 변환하는 병/직렬 변환수단; 외부로부터 입력되는 동기 클럭에 따라 상기 병/직렬 변환수단으로부터 출력된 직렬 데이터를 병렬로 변환하는 직/병렬 변환수단; 상기 직/병렬 변환수단으로부터 출력된 특정 비트를 검사하기 위한 비트 검사수단; 동기 클럭 검출수단으로로부터 궤환된 검출 동기 클럭에 맞추어 상기 동기 클럭의 위상을 조절하는 클럭 위상 조절수단; 상기 클럭 위상 조절수단으로부터 출력된 동기 클럭을 분주시키는 분주수단; 상기 분주수단으로부터 출력된 분주 동기 클럭에 따라 상기 직/병렬 변환수단 및 비트 검사수단으로부터 출력된 병렬 데이터를 래치시키는 래치수단; 상기 비트 검사수단으로부터의 데이터와 상기 분주수단으로부터의 분주 동기 클럭을 입력받아 상기 동기 클럭을 검출하는 상기 동기 클럭 검출수단; 상기 래치수단으로부터 출력된 병렬 데이터을 탐색하여 프레임 동기 위치를 검출하는 프레임 동기 위치 검출수단; 상기 래치수단으로부터 출력된 데이터의 프레임 위치를 카운트하여 타이밍 신호를 출력하는 프레임 위치 카운팅수단; 및 상기 래치수단으로부터 출력된 병렬 데이터의 프레임 동기 신호 이외의 부호 규칙 위반 신호를 카운트하여 오류를 감시하는 오류 감시수단을 포함한다.

본 발명은 한 블록에 한 개씩의 검사 비트를 설정하여 특정의 부호 규칙에 따라서 검사 비트에 삽입하고, 수신측에는 검사 비트와 부호 규칙에 따라 거꾸로 블록 동기 위치의 판정과 동시에 동기가 얻어진 후에는 이 검사 비트의 정오의 판정에 의해서 전송로상의 오류율 감시가 어느 정도 가능하고, 또 프레임 동기용으로 한 블록을 할당하여 특정의 패턴이 되면 도잇에 검사 비트에 부호 규칙 위반을 일으키도록하여 다른 블럭과의 판별을 쉽게 하도록 하는 한편, 탐색을 블록 단위로 하므로써, 프레임 동기 인입 시간을 단축하여, 이의 처리에 블록 동기 확립 후의 처리는 모두 블록 전송속도에 따라 행하여 처리 속도를 줄이도록하는 것이다.

이하, 도 2 및 도 3을 참조하여 본 발명의 바람직한 실시예를 설명한다.

도 2는 본 발명에 따른 프레임 동기 인입 장치의 일실시예 블록도.

도 2에 도시한 바와 같이, 본 발명의 프레임 동기 인입 장치는, 프레임 주기용 고정 패턴을 발생하는 고정 패턴발생부(201)와, 외부로부터 입력되는 프레임 동기 위치 펄스에 따라, 외부로부터 입력되는 소정 비트의 데이터와 고정 패턴 발생부(201)로부터 출력된 프레임 주기용 고정 패턴을 선택적으로 병렬 출력한 후, 자동으로 절환되는 절환기(202)와, 외부로부터 입력되는 프레임 동기 위치 펄스와 절환기(202)로부터의 어느 한 비트를 입력받아 검사비트를 발생하는 검사비트 발생부(203)와, 절환기(202)로부터 출력된 병렬 데이터를 직렬로 변환하여 출력하는 병/직렬 변환기(204)와, 외부로부터 입력되는 동기 클럭에 따라 병/직렬 변환기(204)로부터 입력되는 소정 비트의 직렬 데이터를 병렬로 변환하는 직/병렬 변환기(206)와, 직/병렬 변환기(206)로부터 출력된 특정 비트를 검사하기 위한 비트 검사부(207)와, 동기 검출부(208)로부터 궤환된 검출 동기 클럭에 맞추어 외부로부터 입력된 동기 클럭의 위상을 조절하는 클럭 위상 조절부(209)와, 클럭 위상 조절부(209)로부터 출력된 동기 클럭을 분주시키는 분주부(210)와, 분주부(210)로부터 출력된 분주 동기 클럭에 따라 직/병렬 변환기(206)로부터 출력된 병렬 데이터와 비트 검사부(207)로부터 출력된 데이터를 래치시키는 래치부(211)와, 비트 검사부(207)로부터의 데이터와 분주부(210)로부터의 분주 동기 클럭을 입력받아 동기 클럭을 검출하여 클럭 위상 조절부(209)로부터 궤환하는 동기 클럭 검출부(208)와, 래치부(211)로부터 출력된 병렬 데이터을 탐색하여 프레임 동기 위치를 검출하는 프레임 동기 위치 검출부(212)와, 프레임 동기 위치 검출부(212)의 출력신호에 의해 초기화되고, 래치부(211)로부터 출력된 데이터의 프레임 위치를 카운트하여 타이밍 신호를 출력하는 프레임 위치 카운팅부(213)와, 래치부(211)로부터 출력된 병렬 데이터의 프레임 동기 신호 이외의 부호 규칙 위반을 카운트하여 오류를 감시하는 오류 감시부(214)를 구비한다.

검사비트 발생부(203)는 외부로부터 입력되는 프레임 동기 위치 펄스와 절환기(202)로부터의 어느 한 비트를 배타적 논리합하여 검사비트를 발생하는 제 1 배타적 논리합 게이트(205)로 구성된다.

비트 검사부(207)는 직/병렬 변환기(206)로부터 출력된 소정의 데이터를 배타적 논리합하는 제 2 배타적 논리합 게이트(215)로 이루어진다.

클럭 위상 조절부(209)는 동기 검출부(208)로부터 궤환된 검출 동기 클럭과 외부로부터 입력된 동기 클럭을 논리곱하는 논리곱 게이트(216)로 구비된다.

상기한 바와 같은 구조를 갖는 본 발명의 프레임 인입 장치의 동작을 상세하게 설명하면 다음과 같다.

고정 패턴 발생부(201)는 프레임 주기용 고정 패턴을 발생하여 절환기(202)로 출력한다. 절환기(202)는 외부로부터 입력되는 프레임 동기 위치 펄스에 따라, 외부로부터 입력되는 8 비트의 데이터와 고정 패턴 발생부(201)로부터 출력된 프레임 주기용 고정 패턴을 선택적으로 병렬로 병/직렬 변환기(204)로 출력한다. 이때, 절환기(202)는 한 프레임에 한 비트의 데이터를 출력하고, 8개의 프레임에 의해 8 비트의 데이터를 출력한 후, 자동으로 절환된다.

검사비트 발생부(203)는 외부로부터 입력되는 프레임 동기 위치 펄스와 절환기(202)로부터 출력된 8 비트의 병렬 데이터 중에 2번째 비트의 데이터를 입력받아, 데이터의 패리티 검사를 위한 검사비트를 발생하여 병/직렬 변환기(204)로 출력한다.

직/병렬 변환기(204)는 검사비트 발생부(203)로부터 제공된 검사비트를 그대로 출력하고, 절환기(202)로부터 출력된 8 비트의 병렬 데이터를 8 비트의 직렬 데이터로 변환하여 병/직렬 변환기(204)로 출력한다.

직/병렬 변환기(206)는 외부로부터 입력되는 동기 클럭에 따라 병/직렬 변환기(204)로부터 입력되는 8 비트의 직렬 데이터를 병렬로 변환하여 비트 검사부(207) 및 래치부(211)로 출력한다.

비트 검사부(207)는 직/병렬 변환기(206)로부터 출력된 8 비트의 병렬 데이터 중에서 최하위 비트와 그보다 2 자리 상위의 비트를 배타적 논리합하여 얻은 이 부호가 되는 것을 검사한다.

클럭 위상 조절부(209)는 동기 검출부(208)로부터 궤환된 검출 동기 클럭에 맞추어 외부로부터 입력된 동기 클럭의 위상을 조절하여 분주부(210)로부터 출력된 분주 동기 클럭의 위상과 일치되도록 한다. 분주부(210)는 클럭 위상 조절부(209)로부터 출력된 동기 클럭을 9분주하여 동기 클럭 검출부(208) 및 래치부(211)로 출력한다.

래치부(211)는 분주부(210)로부터 출력된 분주 동기 클럭에 따라 직/병렬 변환기(206)로부터 출력된 병렬 데이터와 비트 검사부(207)로부터 출력된 데이터를 래치시켜 프레임 동기 검출부(212), 프레임 위치 카운팅부(213) 및 오류 감시부(214)로 출력한다. 이때, 래치부(221)로부터 출력된 데이터(A)는 부호 규칙 위반이 어떠한지를 표시하는 신호가 되고, 이 데이터(A)는 프레임 동기 위치와 오류 발생시에 활성화된다.

동기 클럭 위상 검출부(208)는 비트 검사부(207)로부터의 데이터와 분주부(210)로부터의 분주 동기 클럭을 입력받아 동기 클럭을 검출하여 클럭 위상 조절부(209)로부터 궤환한다.

프레임 동기 위치 검출부(212)는 래치부(211)로부터 출력된 병렬 데이터(A, B)을 블록 단위로 탐색하여 프레임 동기 위치를 검출한다. 이때, 프레임 동기 위치 검출부(212)로부터 출력된 신호는 프레임 위치 카운팅부(213)를 초기화시킨다.

프레임 위치 카운팅부(213)는 프레임 동기 위치 검출부(212)의 출력신호에 의해 초기화되고, 래치부(211)로부터 출력된 데이터(A)의 프레임 위치를 카운트하여 타이밍 정보를 나타내는 신호를 출력한다.

오류 감시부(214)는 래치부(211)로부터 출력된 병렬 데이터(A, B)들의 프레임 동기 신호 이외의 부호 규칙 위반을 카운트하여, 오류를 감시하다. 물론, 오류 감시부(214)는 서비스 중에도 오류율을 감지한다.

도 3은 도 2의 병/직렬 변환기로부터 출력된 프레임의 구성도이다.

도 3에 도시한 바와 같이, 한 블록은 8비트의 데이터와 1비트의 검사 비트를 합하여 전체 9비트로 구성되고, n 블록에 한 블록의 프레임 동기용의 블록을 설정하여 데이터부는 특정 고정 패턴, 검사 비트는 다른 블록과 구별을 쉽게 하기 위하여 부호 규칙 위반을 고의로 일어나도록 한 것을 삽입하고 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이 본 발명의 프레임 동기 인입 장치는, 부호 규칙과 검사측의 검사 비트로부터 블록 동기를 얻은 후, 블록 단위로 탐색을 행하여, 검사 비트가 부호 규칙 위반이 된 프레임 동기 블록을 검출하므로써, 프레임 동기 인입 시간을 단축하고, 고속의 비트 처리가 필요한 블록의 동기에 이르기까지 이하의 처리는 블록 주기까지 처리 속도를 줄일 수 있으며, 또한 검사 비트를 수신측에서 판별하므로써, 전송로의 부호 오류율을 서비스 중에도 감시할 수 있는 효과가 있다.

Claims (4)

1. 프레임 주기용 고정 패턴을 발생하는 고정 패턴 발생수단;

   외부로부터 입력되는 프레임 동기 위치 펄스에 따라, 외부로부터 입력되는 데이터와 상기 프레임 주기용 고정 패턴을 선택적으로 병렬 출력하는 절환수단;

   상기 프레임 동기 위치 펄스와 상기 절환수단으로부터의 어느 한 비트를 입력받아 검사비트를 발생하는 검사비트 발생수단;

   상기 절환수단으로부터 출력된 병렬 데이터를 직렬로 변환하는 병/직렬 변환수단;

   외부로부터 입력되는 동기 클럭에 따라 상기 병/직렬 변환수단으로부터 출력된 직렬 데이터를 병렬로 변환하는 직/병렬 변환수단;

   상기 직/병렬 변환수단으로부터 출력된 특정 비트를 검사하기 위한 비트 검사수단;

   동기 클럭 검출수단으로로부터 궤환된 검출 동기 클럭에 맞추어 상기 동기 클럭의 위상을 조절하는 클럭 위상 조절수단;

   상기 클럭 위상 조절수단으로부터 출력된 동기 클럭을 분주시키는 분주수단;

   상기 분주수단으로부터 출력된 분주 동기 클럭에 따라 상기 직/병렬 변환수단 및 비트 검사수단으로부터 출력된 병렬 데이터를 래치시키는 래치수단;

   상기 비트 검사수단으로부터의 데이터와 상기 분주수단으로부터의 분주 동기 클럭을 입력받아 상기 동기 클럭을 검출하는 상기 동기 클럭 검출수단;

   상기 래치수단으로부터 출력된 병렬 데이터을 탐색하여 프레임 동기 위치를 검출하는 프레임 동기 위치 검출수단;

   상기 래치수단으로부터 출력된 데이터의 프레임 위치를 카운트하여 타이밍 신호를 출력하는 프레임 위치 카운팅수단; 및

   상기 래치수단으로부터 출력된 병렬 데이터의 프레임 동기 신호 이외의 부호 규칙 위반 신호를 카운트하여 오류를 감시하는 오류 감시수단

   을 포함하여 이루어진 프레임 동기 인입 장치.
2. 제 1 항에 있어서,

   상기 검사비트 발생수단은,

   상기 프레임 동기 위치 펄스와 상기 절환수단으로부터의 어느 한 비트를 배타적 논리합하는 수단

   을 포함하여 이루어진 프레임 동기 인입 장치.
3. 제 1 항에 있어서,

   상기 비트 검사수단은,

   상기 직/병렬 변환수단으로부터 출력된 소정의 데이터를 배타적 논리합하는 수단

   을 포함하여 이루어진 프레임 동기 인입 장치.
4. 제 1 항에 있어서,

   상기 클럭 위상 조절수단은,

   상기 동기 클럭 검출수단으로부터 궤환된 검출 동기 클럭과 상기 동기 클럭을 논리곱하는 수단

   을 포함하여 이루어진 프레임 동기 인입 장치.