KR19990044259A - 회로 보드 제조시 어셈블리-라인 박리 및 새깅 방지를 위한 회로 보드 패널과 그 제조 방법 - Google Patents

회로 보드 제조시 어셈블리-라인 박리 및 새깅 방지를 위한 회로 보드 패널과 그 제조 방법 Download PDF

Info

Publication number
KR19990044259A
KR19990044259A KR1019980701495A KR19980701495A KR19990044259A KR 19990044259 A KR19990044259 A KR 19990044259A KR 1019980701495 A KR1019980701495 A KR 1019980701495A KR 19980701495 A KR19980701495 A KR 19980701495A KR 19990044259 A KR19990044259 A KR 19990044259A
Authority
KR
South Korea
Prior art keywords
circuit board
denotes
sagging
grooves
groove
Prior art date
Application number
KR1019980701495A
Other languages
English (en)
Inventor
카이 엑스 휴
싱유 도우
차오-핑 예
돈 딜라드
델버트 쥬아레츠
게리 케이 뮤이
토마스 브레이
리챠드 들레스크
칼 위아트
데이브 롤러
Original Assignee
비센트 비.인그라시아
모토로라 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 비센트 비.인그라시아, 모토로라 인코포레이티드 filed Critical 비센트 비.인그라시아
Publication of KR19990044259A publication Critical patent/KR19990044259A/ko

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0044—Mechanical working of the substrate, e.g. drilling or punching
    • H05K3/0052—Depaneling, i.e. dividing a panel into circuit boards; Working of the edges of circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09036—Recesses or grooves in insulating substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09063—Holes or slots in insulating substrate not used for electrical connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/0909—Preformed cutting or breaking line
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09827—Tapered, e.g. tapered hole, via or groove
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

보드 패널로부터 단일화(singulation) 동안의 보드 박리(delamination) 및 전-후 조립 동안의 보드 새깅(sagging)은 셀룰러(cellular) 제조 라인들에서 직면하는 가장 큰 두가지 문제점들이 있다. 본 발명의 회로 보드 패널(600)과 그 방법은 회로 보드 제조시 어셈블리-라인 박리 및 새깅을 실질적으로 제거한다. 다수의 슬롯들(slots)은 회로 보드 프로필에 적합하도록 펀칭된다. V-홈들(606, 608)은 상기 슬롯들을 통하여 각각의 회로 보드 프로필들을 따라서 그리고 회로 보드의 상부와 하부 상의 정확히 반대 측에 절개된다. 상기 컷-아웃들(604) 및 v-홈(606, 608) 배치를 최적화시킴으로써, 찢김(tearing)과 박리는 제거되며 새깅은 실질적으로 감소한다.

Description

회로 보드 제조시 어셈블리-라인 박리 및 새깅 방지를 위한 회로 보드 패널과 그 제조 방법
취급 및 구성 요소의 배치를 용이하게 하도록, 제조 라인에서 복수 보드들(보통 3개)로 구성된 패널들을 광범위하게 사용한다. 하우징 프로필(housing profile)에 적합하도록, 이들 패널들을 수개의 접속점들[브레이크어웨이들(breakaways)로 인용]을 제외한 각 보드의 경계들에 따라 루팅(routing)한다. 구성 요소들(components)을 배치하고 리플로우(reflow)한 후에는, 이들 브레이크어웨이들을 분리시키거나 또는 절단(cleave)시킴으로써 장착 보드들(populated boards)을 싱귤레이트(singulate)하거나 디페널라이즈(depanelize)한다. 디패널라이제이션(depanelization)은 종종 조작자에 의해 수작업으로 수행된다. 그러나, 상기 브레이크어웨이들(도 2와 도 3)의 두께 방향으로 깨끗하게 절단되지 않을 때(202; 203), 보드들 상의 전도 회로 라인들 또는 접속 패드들 부근이 박리(delaminate) 되거나 찢어진다. 보드 패널들과 관련된 또 다른 문제점은 어셈블리 공정의 여러 단계들 동안에 보드들의 새깅(sagging)이다(도 4). 보드 밀도가 증가함에 따라서, 보드 에지들(board edges)과 전도 회로 라인들/패드들 사이의 틈새(clearance)는 좁아진다. 셀룰러 공장들이 직면하는 다섯가지 중요한 문제점들 중에서 디패널라이제이션 찢김(tearing-off)과 새깅이 한결같이 포함된다는 것은 통상의 제조 라인에서 알려져 있다. 그러므로, 보드 새깅을 최소화하며 디페널라이제이션과 관련된 박리를 제거하는 새로운 보드 패널 설계가 시급히 요구된다.
일반적으로 디패널라이제이션을 용이하게 하기 위해 두가지 방법들이 행해진다. 제1 방법은 전체 보드 두께를 완벽하게 관통하여 연장되는 컷아웃(cutout)을 가진 ‘H’형 브레이크어웨이 접속부를 사용하는 것이다(도 1에 도시). 브레이크어웨이 접합 부분들은 용이하게 디패널라이제이션할 수 있도록 약한 링크(link)를 만든다. 그러나, 상기 방법은 보드 박리/찢김을 방지하지는 못한다. 게다가, 펀치드 루팅(punched routing)이 패널을 크게 약화시켜서, 컨베이어(conveyor) 상에서 패널이 사실상 처지도록 하여 보드들 상의 전기 부품들의 정확한 배치를 방해한다. 제2 방법은 패널이 분리되는 라인에 v-홈들을 만드는 것이다. v-홈들은 PC(퍼스널 컴퓨터) 마더(mother) 보드, PCMCIA 카드들(Personal Computer Memory Card Industry Association cards) 등과 같은 제품에 오랜 시간동안 사용되어 왔지만, 보드 경계 프로필이 직선이 아닌 인쇄 회로 보드에는 v-홈들이 사용될 수 없다. 예를 들어, 하우징 어셈블리 및 면적 상태를 고려하여 사용하는 지그-재그(zig-zag) 또는 곡선 보드 경계들을 갖는 셀룰러 제품들에 사용하는 비 직선-라인 보드들에는 v-홈들이 부적합하다.
본 발명은 회로 보드 제조에 관한 것으로서, 특히 상기 회로 보드 제조 공정에서의 기계적 작업 손실의 경감에 관한 것이다.
도 1은 종래에 알려진 전형적인 ‘H’형 브레이크어웨이(breakaway) 디자인의 도시도.
도 2는 도 1의 ‘H’형 브레이크어웨이 디자인의 사용함에 따라 크랙 팁(crack tip)이 압축 응력 상태에 있을 때, 전형적으로 나타나는 찢김/박리(tearing/delamination)의 개략도.
도 3은 도 1의 ‘H’형 브레이크어웨이 디자인의 사용함에 따라 역시 전형적으로 나타나는 곡선 틈 경로(curved fracture path)에 대한 포텐셜이 증가하는 장력 및 엇갈림 응력 상태의 혼합에 기인한 비대칭 크랙 초기의 개략도.
도 4는 제조하는 동안에 보드 패널들의 중간 부분에 큰 변위를 야기하는 약한 링크(link)를 브레이크어웨이 결합 부분들이 만든다는 사실에 기인하여 새깅되는 종래 기술의 회로 보드의 개략도.
도 5는 본 발명에 따라서 회로 보드를 제조하는 동안 어셈블리-라인 박리 및 새깅을 실질적으로 제거하는 제1 단계에서 컷-아웃들(cut-outs)이 실행된 이후의 회로 보드 패널의 개략도.
도 6은 본 발명에 따라서 회로 보드를 제조하는 동안 어셈블리-라인 박리 및 새깅을 실질적으로 제거하는 제2 단계에서 v-홈들이 실행된 이후의 회로 보드 패널의 개략도.
도 7은 본 발명에 따라서 회로 보드를 제조하는 동안 어셈블리-라인 박리 및 새깅을 실질적으로 제거하기 위한 방법의 단계들에 대한 제1 실시예의 플로우 챠트.
도 8은 종래 기술의 브레이크 어웨이 디자인과 본 발명 사이의 크랙-진행 구동력(crack-propagation driving forces)의 비교도.
<발명의 요약>
본 발명은 회로 보드 제조시 어셈블리-라인 박리 및 새깅을 방지하는 회로 보드 패널과 저렴하면서도 유용한 방법을 제공하는 것이다. 본 발명의 방법이 회로 보드 제조시에 사용되면, 회로 보드 패널들은 특별히 모서리에 배치된 적층된 회로들에 대해서, 일반적으로 손상되지 않은 개개의 회로 보드들로 통상 수동식으로 분리될 수 있다. 또한, 본 발명의 회로 보드 패널 및 그 방법은 새깅 문제들을 최소화 하여, 상기 회로 보드 패널 상의 전기 부품들의 배치를 용이하게 한다.
도 1(번호 100)은 종래에 알려진 3개의 인쇄 회로 보드들(102, printed circuit boards), ‘H’형 브레이크어웨이(104), 보드 프로필에 루팅된 컷-아웃들(106), 그리고 스루-어웨이 스트립들(through-away strips)을 갖는 인쇄 회로 보드 패널을 도시한다. 루팅(routing) 수단 때문에, 상기 스루-어웨이 스트립들은 언제나 필요하다. 두가지 이유 때문에, 상기 디자인은 박리를 제거하는 메카니즘을 제공하지 않는다. 첫번째는, 일반적으로 압력이 장력 상태에 있는 브레이크어웨이의 최상부에서는 절단이 더 용이하지만, 절단 팁(breakage tip)이 압력이 압축 상태에 있는 브레이크어웨이의 바닥부에 다다를 경우 점차적으로 곤란해진다. 그 결과, 찢김 또는 박리(202)가 일어나기 쉽다(도 2, 번호 200). 두번째는, 표면 상태에 따라 초기 절단이 항상 브레이크어웨이의 중간부에서 직접 시작될 수는 없다. 이것은 비대칭 압력 상태를 만들 수 있고, 곡선 틈 경로(curved fracture path)에 대한 포텐셜(potential)을 증가시킨다.
도 4(번호 400)는 제조하는 동안에 브레이크어웨이 결합 부분들이 보드 패널들의 중간 부분에 큰 변위를 야기하는 약한 링크(link)를 만든다는 사실에 기인하여 새깅되는(402) 종래 기술의 회로 보드의 개략도이다.
도 5(번호 500)는 본 발명에 따라서 회로 보드를 제조하는 동안 어셈블리-라인 박리 및 새깅을 실질적으로 제거하기 위해 제1 단계에서 컷-아웃들(504, cut-outs)이 실행된 후, 3개의 인쇄 회로 보드들(502)을 갖는 회로 보드 패널의 개략도이다. 본 발명에서는 중간 스루-어웨이 스트립들이 필요하지 않다는 사실이 주목된다. 도 6(번호 600)은 본 발명에 따라서 회로 보드를 제조하는 동안 어셈블리-라인 박리 및 새깅을 실질적으로 제거시키기 위해, 컷-아웃들(602)에 의해 남겨진 영역에 보드 프로필을 따라서 v-홈들(606과 608)이 형성된 후의 3개의 인쇄 회로 보드들(602) 및 컷-아웃들(604)을 갖는 회로 보드 패널의 개략도이다. 상기 v-홈들은 아래 수학식에 의해 결정된 각에 따라서 절개한다.
상기 수학식에서, α는 v-홈의 절개각을 표시하고, WC는 v-홈들의 가장 넓은 개구부(opening)의 횡단 거리를 표시하며, HC는 v-홈의 깊이를 표시한다. 대부분의 셀룰러 응용에서, 상기 v-홈들은 일반적으로 25° 내지 30°의 v 각도를 갖는다.
도 7(번호 700)은 본 발명에 따라서 회로 보드를 제조하는 동안 어셈블리-라인 박리 및 새깅을 실질적으로 제거하기 위한 방법의 단계들에 대한 일 실시예의 플로우 챠트이다. 첫번째는, 하우징(housing) 조건들(장식적, 기계적인 조립, 시험 등)로부터의 입력으로 상기 보드 프로필을 선정할 수 있다. 두번째는, 컷-아웃들 및 v-홈들의 크기는 박리를 제거하고 새깅을 감소시키는데 최적화되게 한다. 세번째는, 상기 보드들은 컷-아웃 영역들을 관통하는 하우징 프로필에 맞게 설계한다. 컷-아웃들 에 의해 남겨진 연결 영역들의 폭은 루팅된 브레이크어웨이 결합 부분들(routed breakaway joints)에 의해 남겨진 연결 영역들의 폭 보다 더 길다(도 1과 도 6을 참조하여 비교하면, 루팅된 브레이크어웨이 결합 부분들 보다 보통 10배 정도). 이것은 패널의 강도(stiffness)를 최상으로 향상시키고, 새깅을 감소시킨다. 최종적으로는, v-홈들을 컷-아웃들 에 의해 남겨진 영역 상의 보드 경계들을 따라서 만든다. 보드 경계들에 따라서 상부 및 하부 측상의 V-형 노치(notch)들이 사용된다(도 6에 도시). 상부 상의 노치는 제어된 절단을 시작하게 하고, 하부 상의 노치는 크랙 진행력(crack propagation force)이 계속해서 보드들을 충분히 분리하도록 한다. 상기 상부 v-노치 부근에 집중된 장력(tensile stress concentration)은 상기 크랙 팁(crack tip)이 하방으로 진행하도록 한다. 또한, 상부 v-노치는 정확하게 초기 절단이 시작되는 곳을 지정한다. 상기 크랙이 진행함에 따라서, 상기 크랙 팁은 상기 하부 v-노치의 팁과 상호 작용을 한다. 진행하는 크랙 팁과 하부 노치 팁 사이의 상호 작용은 찢김 또는 박리없이 완벽하게 절단되도록 한다. 사실, 하부 노치의 존재 때문에, 상기 크랙 진행 구동력은 최종 디페널라이제이션의 임계 스테이지 동안에 하부 노치가 없을 때 힘의 두배이다(도 8에 도시; SIF 는 압력 강도 인자)
그러므로, 도 7에 도시된 바와 같이, 상기 방법은; A) 회로 보드 프로필에 적합하도록 최소한 두개의 슬롯(slot)들을 펀칭(702, punching)하되, 슬롯들의 전체 길이는 상기 회로 보드 프로필에 대한 하우징 조립 조건들을 위한 소정의 배치에 따라서 결정되게 하는 단계; 및 B) 슬롯들을 통하여 각각의 회로 보드 프로필들을 따라서 회로 보드 상부 및 하부 상의 정확히 반대 측에 v-홈들을 절개하는 단계를 구비한다.
상기 v-홈들의 깊이는 아래 수학식에 따라서 결정된다.
상기 수학식에서, M은 디페널라이제이션 하에서 v-홈의 축에 대한 모멘트(moment)를 표시하고; H는 회로 보드의 두께를 표시하고; HC는 v-홈의 절개 깊이를 표시하며; 는 v-홈의 절개 깊이 및 슬롯들의 전체 길이 LC의 소정의 함수를 표시하며; 그리고, K1C는 회로 보드 재질의 강도 상수를 표시한다;
그리고,
상기 수학식에서 α는 시뮬레이션(simulation)에 의해 결정된 0.3 내지 0.6의 무차원의 상수를 표시하고; P는 소정 개수의 회로 보드를 포함하는 회로 보드 페널의 무게를 표시하고; W는 회로 보드의 폭을 표시하고; E는 회로 보드용 재질의 모듈러스(modulus)를 표시하고; L은 회로 보드 프로필의 총 길이를 표시하고; 그리고, δC는 새깅에 대한 소정의 제조 공차(tolerance)를 표시한다.
수학식 2는 디페널라이제이션 작업 동안에 크랙이 용이하게 진행 가능함을 보증하며, 수학식 3은 새깅이 동작 범위 내로 제한됨을 보증한다. 수학식 2와 3을 동시에 만족시키도록 수학적인 모델링에 의해 최적화가 제공된다,
도 8(번호 800)은 종래 기술 브레이크 어웨이(802) 디자인과 본 발명(804) 사이의 크랙-진행 구동력들(crack-propagation driving forces)의 비교도이다. 이것이 본 발명이 박리를 완벽하게 제거하는 이유이다.
보드 패널로부터 단일화(singulation) 동안의 보드 박리 및 전-후 조립 동안의 보드 새깅은 셀룰러 제조 라인들에서 직면하는 가장 큰 두가지 문제점들이다. 보드 패널용으로 존재하는 모든 디자인들은 루팅된 ‘H’형 브레이크어웨이 접속들을 사용한다. 상기 ‘H’형 브레이크어웨이가 디페널라이제이션을 용이하게 하지만, 그것은 보드 박리나 찢김을 방지하지는 않는다. 다른 한편으로는, 브레이크어웨이 결합 부분들의 약함때문에, ‘H’형 브레이크어웨이는 뚜렷한 보드 새깅을 일으킨다. 용이하게 단일화하는 또 다른 접근은 v-홈들을 사용하는 것이다. 그러나, v-홈들은 단지 직선에 따라서만 수행될 수 있다. 전형적인 셀룰러 보드에 대해서는, 카즈메틱(cosmetic), 하우징, 신호(안테나) 및 시험에 대한 고려 때문에 보드 경계들은 지그-재그식이 되거나 크게 휘어진다. 본 발명은 디페널라이제이션 동안 보드 박리의 제거 및 조립 공정 동안 새깅의 감소를 위한 새로운 보드 패널 디자인을 제공한다. 본 발명의 보드 패널 디자인은 크게 곡선화된 복합 보드 프로필을 생산하기 위하여 컷-아웃들과 v-홈들의 독특한 결합을 사용한다. 컷-아웃 영역들은 보통 매우 작다(하우징 그립들에 맞을 만큼만). 그러므로, 연결 영역들의 길이는 훨씬 더 길다(루팅된 브레이크어웨이 디자인 보다 보통 10배 정도). 이것은 패널의 안정성 및 새깅의 감소를 현저히 증가시킨다. v-홈들은 컷-아웃들에 의해 남겨진 영역들 상에 보드 경계를 따라서 만들어진다. 보드 경계들을 따라서 상부 및 하부 측상에 V-노치들을 만든다. 상부 상의 노치는 제어된 절단을 시작하게 하며, 하부 상의 노치는 크랙 진행력이 계속되되 보드들을 충분히 분리할 수 있도록 한다.
v-노치 부근에 집중된 장력은 크랙 팁이 하방으로 진행하도록 한다. 또한, 상부 v-노치는 초기 절단이 시작하는 곳을 정확하게 지정한다. 상기 크랙이 진행함에 따라서, 크랙 팁은 하부 v-노치의 팁과 상호 작용하게 된다. 진행하는 크랙 팁과 하부 노치 사이의 싱호 작용은 찢김 또는 박리없이 완벽하게 절단되도록 한다. 사실상, 본 발명에서의 하부 노치의 존재 때문에, 본 발명을 위한 크랙 진행 구동력은 종래 기술에서 요구된 크랙 진행력의 두배이다. 본 발명에서의 상기 고 레벨 크랙 진행 구동력은 단일화 동안 박리를 완벽하게 제거하도록 한다.
본 발명은 본 발명의 사상이나 본질적 특성에서 벗어남이 없이 다른 특정한 형태로도 실시될 수 있다. 상술한 실시예들은 도시된 것에만 제한되지 않으며, 모든 면들이 고려되어야 한다. 그러므로, 본 발명의 범위는 전술한 설명 보다는 첨부된 청수항들에 의해 나타내어 진다. 상기 청구항들의 의미 및 등가의 범위 내에서의 모든 변경들은 본 발명의 범위 내에 포함된다.

Claims (6)

  1. A) 회로 보드 프로필(circuit board profile)에 적합하도록 최소한 두개의 슬롯(slot)들-상기 슬롯들의 전체 길이는 상기 회로 보드 프로필에 대한 하우징 조립 조건들(housing assembly reqirements)을 위한 소정의 배치에 따라서 결정됨-을 펀칭(punching)하는 단계; 및
    B) 슬롯들을 통하여 각각의 회로 보드 프로필들을 따라서 그리고 회로 보드의 상부 및 하부 상의 정확히 반대 측에 v-홈들을 절개하는 단계
    를 구비하는 것을 특징으로 하는 회로 보드 제조시 어셈블리-라인 박리 및 새깅을 실질적으로 제거하기 위한 방법.
  2. 제1항에 있어서, v-홈들은 아래 수학식으로써 결정되는 각도에 따라서 절개되되,
    (A)
    상기 수학식에서 α는 v-홈의 절개각을 표시하고, WC는 v-홈들의 가장 넓은 개구부(opening)의 횡단 거리를 표시하며, HC는 v-홈의 깊이를 표시하는 것을 특징으로 하는 회로 보드 제조시 어셈블리-라인 박리 및 새깅을 실질적으로 제거하기 위한 방법.
  3. 제1항에 있어서, 상기 v-홈들의 깊이는 아래 수학식들에 따라서 결정되되,
    (B)
    상기 수학식에서, M은 디페널라이제이션 하에서 v-홈의 축에 대한 모멘트(moment)를 표시하고; H는 회로 보드의 두께를 표시하고; HC는 v-홈의 절개 깊이를 표시하며; 는 v-홈의 절개 깊이 및 슬롯들의 전체 길이 LC의 소정의 함수를 표시하며; 그리고, K1C는 회로 보드 재질의 강도 상수를 표시하며;
    그리고,
    (C)
    상기 수학식에서 α는 시뮬레이션(simulation)에 의해 결정된 0.3 내지 0.6의 무차원의 상수를 표시하고; P는 소정 개수의 회로 보드를 포함하는 회로 보드 페널의 무게를 표시하고; W는 회로 보드의 폭을 표시하고; E는 회로 보드용 재질의 모듈러스(modulus)를 표시하고; L은 회로 보드 프로필의 총 길이를 표시하고; 그리고, δC는 새깅에 대한 소정의 제조 공차(tolerance)를 표시하는 것을 특징으로 하는 회로 보드 제조시 어셈블리-라인 박리 및 새깅을 실질적으로 제거하기 위한 방법.
  4. 다수의 회로 보드 모듈들(modules)은 병렬로 배치된 인쇄 회로 보드들을 갖되, 각 모듈은;
    A) 회로 보드 프로필을 따르는 다수의 컷-아웃들(cut-outs)
    B) 상기 컷-아웃들에 의해 남겨진 각각의 회로 보드 프로필들을 따르며 그리고 회로 보드의 상부 및 하부 상의 정확히 반대 측에 위치하는 v-홈들
    을 갖는 것을 특징으로 하는 회로 보드 제조시 어셈블리-라인 박리 및 새깅을 실질적으로 제거하기 위한 회로 보드 패널.
  5. 제4항에 있어서, 상기 v-홈들은 아래 수학식으로써 결정된 각도에 따라서 절개되되,
    (A)
    상기 수학식에서 α는 v-홈의 절개각을 표시하고, WC는 v-홈들의 가장 넓은 개구부(opening)의 횡단 거리를 표시하며, HC는 v-홈의 깊이를 표시하는 것을 특징으로 하는 회로 보드 제조시 어셈블리-라인 박리 및 새깅을 실질적으로 제거하기 위한 회로 보드 패널.
  6. 제4항에 있어서, 상기 v-홈들의 깊이는 아래 수학식들에 따라서 결정되되,
    (B)
    상기 수학식에서, M은 디페널라이제이션 하에서 v-홈의 축에 대한 모멘트(moment)를 표시하고; H는 회로 보드의 두께를 표시하고; HC는 v-홈의 절개 깊이를 표시하며; 는 v-홈의 절개 깊이 및 슬롯들의 전체 길이 LC의 소정의 함수를 표시하며; 그리고, K1C는 회로 보드 재질의 강도 상수를 표시하며;
    그리고,
    (C)
    상기 수학식에서 α는 시뮬레이션(simulation)에 의해 결정된 0.3 내지 0.6의 무차원의 상수를 표시하고; P는 소정 개수의 회로 보드를 포함하는 회로 보드 페널의 무게를 표시하고; W는 회로 보드의 폭을 표시하고; E는 회로 보드용 재질의 모듈러스(modulus)를 표시하고; L은 회로 보드 프로필의 총 길이를 표시하고; 그리고, δC는 새깅에 대한 소정의 제조 공차(tolerance)를 표시하는 것을 특징으로 하는 회로 보드 제조시 어셈블리-라인 박리 및 새깅을 실질적으로 제거하기 위한 회로 보드 패널.
KR1019980701495A 1996-06-28 1997-06-09 회로 보드 제조시 어셈블리-라인 박리 및 새깅 방지를 위한 회로 보드 패널과 그 제조 방법 KR19990044259A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US8/672,736 1996-06-28
US08/672,736 US5831218A (en) 1996-06-28 1996-06-28 Method and circuit board panel for circuit board manufacturing that prevents assembly-line delamination and sagging

Publications (1)

Publication Number Publication Date
KR19990044259A true KR19990044259A (ko) 1999-06-25

Family

ID=24699797

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980701495A KR19990044259A (ko) 1996-06-28 1997-06-09 회로 보드 제조시 어셈블리-라인 박리 및 새깅 방지를 위한 회로 보드 패널과 그 제조 방법

Country Status (7)

Country Link
US (1) US5831218A (ko)
EP (1) EP0852896A4 (ko)
JP (1) JPH11512234A (ko)
KR (1) KR19990044259A (ko)
CN (1) CN1105482C (ko)
TW (1) TW453147B (ko)
WO (1) WO1998001013A2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020089685A (ko) * 2001-05-23 2002-11-30 삼성전기주식회사 알루미늄 전해 콘덴서용 초저임피던스 전해액 및 이를함유하는 전해콘덴서

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6047470A (en) 1997-08-20 2000-04-11 Micron Technology, Inc. Singulation methods
DE19962231A1 (de) * 1999-12-22 2001-07-12 Infineon Technologies Ag Verfahren zur Herstellung mikromechanischer Strukturen
JP2001244376A (ja) * 2000-02-28 2001-09-07 Hitachi Ltd 半導体装置
DE10027732A1 (de) * 2000-06-03 2001-12-06 Kem Tec Service Gmbh Mehrfachnutzenleiterplatte mit beidseitigen Ritzlinien mittels Laserstrahlen und Anlage zur Herstellung
US6429385B1 (en) * 2000-08-08 2002-08-06 Micron Technology, Inc. Non-continuous conductive layer for laminated substrates
US6951707B2 (en) * 2001-03-08 2005-10-04 Ppg Industries Ohio, Inc. Process for creating vias for circuit assemblies
US20060213685A1 (en) * 2002-06-27 2006-09-28 Wang Alan E Single or multi-layer printed circuit board with improved edge via design
JP2005531160A (ja) * 2002-06-27 2005-10-13 ピーピージー インダストリーズ オハイオ， インコーポレイテッド 窪んだかまたは広がったブレイクアウェイタブを有する単層または多層のプリント回路基板およびその製造方法
US7232957B2 (en) * 2003-09-25 2007-06-19 Sanyo Electric Co., Ltd. Hybrid integrated circuit device and method of manufacturing the same
JP4394432B2 (ja) * 2003-12-15 2010-01-06 日東電工株式会社 配線回路基板保持シートの製造方法
JP5022576B2 (ja) * 2005-07-08 2012-09-12 株式会社ジャパンディスプレイイースト 表示パネルおよび表示装置
WO2011143153A1 (en) * 2010-05-11 2011-11-17 Goeken Group Corporation High intensity led replacement of incandescent lamps
JP5583815B1 (ja) * 2013-04-22 2014-09-03 株式会社フジクラ 多層配線基板及びその製造方法
TWI623247B (zh) * 2015-06-25 2018-05-01 Wafer Mems Co Ltd Mass production method of preform of passive component
US20220113772A1 (en) * 2020-10-12 2022-04-14 Hewlett-Packard Development Company, L.P. Extended system boards for power distribution
CN113677091A (zh) * 2021-09-13 2021-11-19 上海燧原科技有限公司 一种pcb电路板

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3144709A (en) * 1959-10-13 1964-08-18 Continental Can Co Preparation of sheet stock having longitudinal internal weakening therein
US3535774A (en) * 1968-07-09 1970-10-27 Rca Corp Method of fabricating semiconductor devices
US3608186A (en) * 1969-10-30 1971-09-28 Jearld L Hutson Semiconductor device manufacture with junction passivation
US3972113A (en) * 1973-05-14 1976-08-03 Mitsubishi Denki Kabushiki Kaisha Process of producing semiconductor devices
GB1536471A (en) * 1976-01-02 1978-12-20 Standard Telephones Cables Ltd Printed circuits
IT1125182B (it) * 1976-12-14 1986-05-14 Selenia Ind Elettroniche Procedimento per la realizzazione di rivelatori per infrarossi a multielementi del tipo lineare e bidimensionale aventi caratteristiche geometriche perfezionate ed alto grado di integrazione
US4236296A (en) * 1978-10-13 1980-12-02 Exxon Research & Engineering Co. Etch method of cleaving semiconductor diode laser wafers
US4237601A (en) * 1978-10-13 1980-12-09 Exxon Research & Engineering Co. Method of cleaving semiconductor diode laser wafers
US4343084A (en) * 1980-02-08 1982-08-10 Rca Corporation Method for making printed circuit boards with connector terminals
FR2503977A1 (fr) * 1981-04-10 1982-10-15 Radiotechnique Compelec Procede de realisation d'une metallisation sur la tranche d'un support plat, et circuit electronique comportant un tel support
US4900283A (en) * 1984-11-26 1990-02-13 Kentek Information Systems, Inc. Method for arranging chips each having an array of semiconductor light emitting elements
US5196378A (en) * 1987-12-17 1993-03-23 Texas Instruments Incorporated Method of fabricating an integrated circuit having active regions near a die edge
JPH02119198A (ja) * 1988-10-28 1990-05-07 Tanaka Kikinzoku Kogyo Kk プリント基板の外形加工方法
JPH02197190A (ja) * 1989-01-26 1990-08-03 Shin Kobe Electric Mach Co Ltd 多層印刷配線板
US5000811A (en) * 1989-11-22 1991-03-19 Xerox Corporation Precision buttable subunits via dicing
US5128282A (en) * 1991-11-04 1992-07-07 Xerox Corporation Process for separating image sensor dies and the like from a wafer that minimizes silicon waste
US5284732A (en) * 1993-06-09 1994-02-08 Fuji Photo Film Co., Ltd. Silver halide photographic material
JPH0745916A (ja) * 1993-07-28 1995-02-14 Fuji Electric Co Ltd プリント配線基板

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020089685A (ko) * 2001-05-23 2002-11-30 삼성전기주식회사 알루미늄 전해 콘덴서용 초저임피던스 전해액 및 이를함유하는 전해콘덴서

Also Published As

Publication number Publication date
WO1998001013A3 (en) 1998-02-12
CN1196868A (zh) 1998-10-21
TW453147B (en) 2001-09-01
JPH11512234A (ja) 1999-10-19
WO1998001013A2 (en) 1998-01-08
EP0852896A4 (en) 2000-05-24
EP0852896A2 (en) 1998-07-15
US5831218A (en) 1998-11-03
CN1105482C (zh) 2003-04-09

Similar Documents

Publication Publication Date Title
KR19990044259A (ko) 회로 보드 제조시 어셈블리-라인 박리 및 새깅 방지를 위한 회로 보드 패널과 그 제조 방법
WO1998001013A9 (en) Method and circuit board panel for preventing assembly-line delamination and sagging for circuit board manufacturing
US6047470A (en) Singulation methods
KR100293963B1 (ko) 금속플레이트를절단하는절단장치및이절단장치를사용하여금속플레이트를절단하는절단방법
CN103991106A (zh) 线路板剪切分条模具及分条方法
WO1998033364A1 (en) Method and circuit board for preventing delamination and sagging
DE69127186T2 (de) Eine TAB-Packung und eine Flüssigkeitskristallplatte die diese Packung anwendet
CN212115785U (zh) 一种pcb拼板
JP2008171847A (ja) 基板の切断構造
CN216565714U (zh) 一种pcb连板
JP3825464B1 (ja) 加工板、及び、製品板の製造方法
GB2101411A (en) Flexi-rigid printed circuit boards
CN216017231U (zh) Pcb拼板
JP2639788B2 (ja) 両面プリント回路基板のスルーホール部切断孔明け方法
DE102005054029B3 (de) Verfahren zum Einbringen einer Durchbrechung in ein Substrat
KR100524088B1 (ko) 보강 필름을 구비한 반도체 패키지용 필름 및 그 제조 방법
JPH0685409A (ja) フレキシブル板
JPH0997956A (ja) プリント基板
JP2007165570A (ja) プリント基板
JP2003304038A (ja) 配線基板
JP3111701U (ja) プリント基板
JP3131228B2 (ja) 安定器ケースの製造方法
JP2002261404A (ja) プリント基板
KR200280271Y1 (ko) 인쇄회로기판더미고정용플라스틱리벳
JPH03165587A (ja) 分割プリント基板

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application