KR19990037311A

KR19990037311A - 오디오 신호 처리기

Info

Publication number: KR19990037311A
Application number: KR1019980044464A
Authority: KR
Inventors: 피터 찰스 이스티; 피터 다미엔 소페; 크리스토퍼 슬레이트
Original assignee: 밀스 메신저 플린트; 소니 유나이티드 킹덤 리미티드
Priority date: 1997-10-24
Filing date: 1998-10-23
Publication date: 1999-05-25
Also published as: GB9722533D0; US6377193B1; JP4058176B2; GB2330749B; EP0911979B1; EP0911979A3; GB2330749A; CN1233025A; EP0911979A2; DE69841855D1; JPH11239061A; US6295014B1

Abstract

본 발명의 1비트 신호 처리용 오디오 신호 처리기로서, 1비트 신호를 수신하기 위한 입력(40)과, 소정 필터 특성을 상기 1비트 신호에 인가하기 위한 수단으로서, 1비트 신호 또한 n(여기서, n은 1보다 큰 수)비트 신호로 변환되는 상기 인가 수단(41, 42)과, 상기 n비트 신호의 절대값을 결정하기 위한 수단(43)과, 상기 절대값에 따라 다이내믹(dynamics) 제어 신호를 발생하기 위한 수단(46, 51)과, 상기 다이내믹 제어 신호를 상기 1비트 입력에 인가하기 위한 수단(48)과, 상기 다이내믹 제어된 신호를 1비트 신호로서 역양자화하고 상기 역양자화된 1비트 신호의 잡음을 정형하기 위한 수단(49)을 포함하고 있다. 로그 베이스 2를 발생하기 위한 회로들과 대응 앤티-로그 또한 개시되어 있다.

Description

오디오 신호 처리기

본 발명은 오디오 신호 처리기에 관한 것이다. 본 발명의 실시예는 1비트 오디오 신호의 다이내믹 제어와 관련이 있다.

아날로그 신호를 적어도 나이키스트 속도로 샘플링하고 m 비트수로 샘플의 진폭을 인코딩함으로써 아날로그 신호를 디지털 형태로 변환하는 것이 공지되어 있다. 예를 들어 m = 8이면, 샘플은 8 비트의 정확도로 양자화되는 것으로 일컬어진다. 일반적으로, m은 1과 같거나 더 큰 수 일수 있다.

1비트만으로 양자화하기 위해서, "시그마 델타 ADC"나 "델타 시그마 ADC"로 공지된 아날로그 대 디지털 컨버터(ADC)를 제공하는 것이 알려져 있다. 본 명세서에서는 "델타 시그마"란 용어가 사용된다. 이와 같은 ADC는 예를 들어 텍사스 인스트루먼츠에 의해 발간된 1993년판 ISBN 0-904.047-00-8인 Craig Marven과 Gillian Ewers 저 "A Simple Approach to Digital Signal Processing"에 설명되어 있다.

이와 같은 ADC의 일례의 도 1을 참조하면, 아날로그 입력 신호와 1비트 출력 신호의 적분(2)(시그마)간의 차(1)(델타)가 1비트 양자화기(quantizer)(3)에 공급된다. 출력 신호는 논리값 0과 1의 비트를 포함하지만 실제값이 각각 -1과 +1을 나타낸다. 적분기(3)는 그 안에 저장된 값이 아날로그 신호값을 뒤따르도록 1비트 출력을 축적한다. 양자화기(3)는 각 비트가 발생됨에 따라 축적된 값을 1비트만큼 (+1) 증가시키거나 (-1) 감소시킨다. ADC는 그 축적된 값이 아날로그 신호를 뒤따르는 출력 비트 스트림의 발생을 허용하기 위해 고속 샘플링 속도를 필요로 한다.

다음의 설명과 청구범위에 사용된 바의 용어 "1비트" 신호는 델타 시그마 ADC에 의해 발생되는 것과 같은 1 디지털 비트의 정밀도로 양자화된 신호를 의미한다.

또한, 오디오 신호가 1비트로 양자화될 때 오디오 정보는 양자화 잡음에 의해 만족스럽지 못한 정도로 불명료해지는 것이 공지되어 있고, 양자화 잡음이 적절히 정형되는 것이 필수적이다. 잡음 정형(noise shaping)은 도 2에 개략적으로 도시되어 있으며, 여기서 21은 잡음 정형을 나타내고, 22는 오디오 신호를 나타낸다.

또한, 오디오 신호의 다이내믹(dynamics) 제어가 공지되어 있다. 다이내믹 제어는,

a) 다이내믹 레인지의 제한

b) 다이내믹 신호 압축

c) 다이내믹 신호 신장

에 의해 상기 신호의 다이내믹 레인지 제어를 포함한다.

압축 및 신장은 상기 신호 진폭에 따른 이득 계수를 상기 신호에 곱하는 것을 포함한다.

본 발명은 1비트 오디오 신호에 다이내믹 제어를 적용하고자 한다.

본 발명의 한 양상에 따르면, 1비트 신호를 처리하기 위한 오디오 신호 처리기로서,

1비트 신호를 수신하기 위한 입력과,

소정 필터 특성을 상기 1비트 신호에 인가하기 위한 수단으로서, 1비트 신호 또한 p(여기서, p는 1보다 큰 수)비트 신호로 변환되는 상기 인가 수단과,

상기 p비트 신호의 절대값을 결정하기 위한 수단과,

상기 절대값에 따라 다이내믹(dynamics) 제어 신호를 발생하기 위한 수단과,

상기 다이내믹 제어 신호를 상기 1비트 입력에 인가하기 위한 수단과,

상기 다이내믹 제어된 신호를 1비트 신호로서 역양자화하고 상기 역양자화된 1비트 신호의 잡음을 정형하기 위한 델타 시그마 변조기 수단을 포함하는 오디오 신호 처리기가 제공된다.

따라서, 본 발명은 1비트 신호의 동적 제어를 제공한다.

본 발명의 일 실시예에서, 상기 발생 수단은 상기 p비트 신호의 상기 로그 베이스 2를 형성하기 위한 수단과, 상기 p비트 신호의 로그에 압축 또는 신장 비율을 곱하기 위한 수단과, 상기 다이내믹 제어 수단을 발생하는 상기 앤티-로그를 형성하기 위한 수단을 포함한다.

본 발명의 다른 양상에 따르면, n비트 디지털 신호값을 로그 베이스 2 값으로 변환하기 위한 회로로서,

n비트 신호의 각각의 비트들을 수신하기 위한 n 입력과,

상기 n비트 신호의 비트들을 최상위 비트(MSB) 위치로 선택적으로 시프트하기 위한 시프팅 수단과,

최상위 논리 1 비트가 상기 MSB 위치에 도달하기까지 상기 n비트 신호의 비트들을 상기 MSB로 복수회 시프트하고, 상기 시프트의 회수를 나타내는 디지털 값을 발생하기 위한 수단과,

상기 로그 베이스 2 값은 상기 시프트의 회수를 나타내는 상기 디지털 값과, 상기 시프팅 수단에 의해 출력된 시프트된 비트들로 표시되는 변환 회로가 제공된다.

본 발명의 또 다른 양상에 따르면,

상기 로그 베이스 2 값들의 각각의 비트들을 수신하기 위한 n 입력과,

최하위 비트(LSB) 위치로 상기 비트들을 선택적으로 시프트하기 위한 시프팅 수단과,

시프트의 회수로 표시되는 상기 디지털 값을 수신하기 위해 배열되며, 상기 시프트의 히수만큼 상기 LSB로 상기 n비트 시프트하기 위해 상기 시프팅 수단을 제어하는 것이 가능한 시프트 제어 수단을 포함하는 앤티-로그 회로가 제공된다.

도 1은 1비트 아날로그 대 디지털 컨버터의 간략한 블록도.

도 2는 1비트 신호의 노이즈 형태를 도시하는 도면.

도 3은 오디오 신호에 인가된 각종 다이내믹 제어의 변환 기능을 도시한 도면.

도 4는 본 발명의 일 실시예에 따른 1비트 신호의 다이내믹 제어용 회로의 블록도.

도 5a는 본 발명의 한 양상에 따른 p비트 신호의 로그 베이스(LOG base)(2)를 형성하기 위한 회로의 블록도이고, 도 5b는 도 5a의 회로의 변환 기능을 설명하는 도면.

도 6은 도 5의 로그 회로에 대응하는 앤티-로그 회로의 블록도.

도 7은 p비트 신호를 1비트 신호로서 역양자화(requantising)하기 위한 도 4의 델타 시그마 변조기의 블록도.

도 8은 도 4의 회로에서 유용한 저역 필터, 절대값 회로, 고역 필터를 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명

41 : 저역 필터 42 : 고역 필터

43 : 절대값 회로 45 : 시상수 회로

본 발명의 상기한 목적 및 다른 목적, 특징, 이점은 첨부된 도면과 관련하여 이해되는 다음의 실례가 되는 실시예의 상세한 설명을 통해 분명히 알 수 있다.

본 명세서에 설명된 회로는 디지털 클록 회로이다. 클로킹(clocking) 장치는 종래 기술에도 공지되어 있으며, 편의상 설명은 하지 않는다.

도 3을 참조하면, 대수 도메인에 그래프로 도시되어 있다. 라인(33)은 입력값(x)이 출력값(y)과 같은 신호의 전송 함수를 나타낸다. 즉 다이내믹 제어가 쉽지 않다. 입력 신호의 압축 및 신장에 있어서, 전송 함수의 기울기는 변한다. 압축에서는, 기울기(dy/dx)는 30으로 표시된 바와 같이 감소된다. 신장에서는, 기울기는 32로 표시된 바와 같이 증가된다. 제한(31로 표시)에 있어서는, 출력 신호값이 설정값 이상으로 증가하는 것이 허용되지 않는다. 또한, 입력 신호값을 34로 표시된 설정 임계값 미만으로 압축하는 것이 공지되어 있으며, 이 처리는 "코어링(coring)"이라고 공지되어 있다.

잘 알려진 바와 같이, 압축 및 신장은 입력 신호의 절대 진폭에 따라 만들어 진다. 즉, 기울기의 변화는 입력 신호 진폭이나 신호 포락선에 의존한다. 디지털 도메인에서, 그것은 디지털 신호값에 원하는 이득 변화를 나타내는 계수를 곱하는 것에 대응한다.

도 4에는 본 발명의 실례가 되는 실시예가 도시되어 있다. 도 4는 예로서 압축기만을 설명하고 있다. 또한 본 발명의 양호한 실시예는 신장기, 및/또는 리미터 및 또는 코어러(corer)를 포함할 수 있다.

압축기는 1비트 오디오 신호가 수신되는 입력(40)을 포함한다. 1비트 신호는, 1비트 신호의 포락선을 검출하는 포락선 검출기(41, 42, 43)에 인가된다. 도 4에서, 검출기는 저역 필터(41)와 고역 필터(42)를 포함하는 대역 필터와, 절대값 회로(43)를 포함한다. 저역 필터 및 고역 필터는 도시된 순서대로 또는 역순으로 배열될 수 있다. 저역 필터는 1비트 신호로 표시된 아날로그 오디오의 포락선을 우선 검출한다. 저역 필터는 또한 1비트 신호를 n비트 형태로 변환하며, n비트 신호는 사인된 샘플값으로 표시된다. 고역 필터(42)는 저주파 잡음을 제거한다. 절대값 회로는 사인된 값을 절대값으로 변환한다. (아날로그 도메인에서, 이는 오디오 신호를 정류하는 것에 해당된다.) 그러므로, 포락선 검출기의 출력은 n이 1보다 큰 n비트 절대값 신호, 예를 들어 13비트이다. n비트 신호의 샘플링 속도는 오디오 신호의 피크(peak)의 정확한 추정을 보증하기 위해 1비트 신호의 샘플링 속도(예를 들면, 2.8224MHz)와 같다.

회로(4)는 n비트 신호를 로그 베이스 2로 변환한다. 시상수 회로(45)에는 오디오 신호 절대값 진폭의 변화에 따라 고속 어택(attack) 및 저속 감쇠를 제공하기 위해 제공된다. n비트 곱셈기는 오디오 신호의 포락선의 값에, 오디오 신호의 원하는 압축에 따르는 비율을 곱한다. 그 후, 그 결과가 앤티-로그 회로(47)의 앤티-로그 동작을 받기 쉬워서 1비트 곱셈기(48)에서 원(original) 1비트 신호에 인가되는 압축 제어 신호를 발생한다. 1비트 신호는 지연(50)을 거쳐 곱셈기에 공급된다. 지연은 회로(41 내지 47)를 통해 처리 지연에 대응하는 지연값을 갖는다. 1비트 신호의 비트는 +1과 -1을 나타낸다. 따라서, 1비트 곱셈기는 n비트 신호를 부정(nagate)(1비트 신호 = -1)하거나 통과(pass)(1비트 신호 = +1)한다. 그 후, 결과의 n비트 신호는 도 2에 도시된 바와 같은 양자화 잡음을 또한 정형하는 델타 시그마 변조기(49)에서 1비트 형태로 변환된다.

도 3에 도시된 바와 같이, 임계값이상의 소정 레인지의 입력 신호 이상에서만 압축이 양호하게 실행된다. 그 레인지를 한정하기 위해서, 필터(41, 42)와 절대값 회로(43) 사이에 감산기(52)가 제공되어 있다. 조정 가능한 임계값(Th)은 n비트 오디오 신호에서 감산된다. 결과의 부(negative) 신호값은 절대값 회로(43)에 의해 제거된다. 지연(50)이 1비트 신호를 1비트 곱셈기(48)에서의 압축 제어 신호와 동조시키기 때문에, 임계값보다 큰 절대값 진폭을 갖는 1비트 신호 부분에서만 압축이 이루어진다.

신호 신장기는 곱셈기(46)에 인가된 신호의 비율만 다르며 도 4의 압축기와 유사하다.

리미터 또는 코어러는 최상위 비트를 0으로 간단하고 적절하게 만들거나(리미터), 최하위 비트를 0으로 만듦으로써(코어러) 디지털 시스템에 용이하게 제공된다.

도 5a에는 로그 회로(LOG 회로)(44)의 일례가 도시되어 있다. 이 회로는 입력 신호의 정확한 로그 베이스 2(LOG base 2)를 발생하지 않으나 대신에 도 5b에 도시된 바와 같이 로그 베이스 2에 대한 낱낱으로 리니어(linear)한 근사값을 발생한다.

로그 회로는 예를 들어 사인 비트(S)를 갖는 n비트를 배타적 논리합(EX-OR)하는 13 배타적 논리합 게이트(43')를 포함하는 절대값 회로(43)로부터 n비트 오디오 신호의 n=13 비트(A 내지 M)을 수신한다. n비트(A 내지 M)은 시프트 제어 회로(55)의 제어하에서 비트를 선택적으로 시프트하는 일련의 시프트 회로(56 내지 61)의 각각의 입력에 병렬로 공급된다. 시프트 제어 회로(55)는 또한 로그 베이스 2의 최상위 비트(MSB)를 발생한다. 도시된 예에서, 시프터는 멀티플렉서를 포함하지만 시프트 레지스터일 수 있다.

도 5a에서, 시프트 제어(55)의 입력은 P, Q, R, S, T, U로 라벨 분류된다. 입력상의 시프트 제어 신호가 논리 1이면, 시프터는 최상위 비트(MSB)(즉, 시프터의 톱(top))로 한 플레이스(place) 시프트한다. 시프트 제어 신호가 논리 0이면, 시프트는 없다. 시프트 제어는 하나의 MSB 스테이지(즉, 최상의 스테이지)의 출력에서 논리 1이 나타나기까지, 연속적인 시프트들의 비트가 각 시프터에서 MSB로 한 플레이스 시프트하게 한다. 그 시프터 다운스트림(shifter downstream)의 시프트는 무력하게 된다. 시프트 제어 회로는 시프터들 중 하나의 위치를 디코드하여 LOG 근사값의 3개의 MSB(u, v, w)를 발생한다.

도 5a를 상세히 참조하면, 시프터의 각 스테이지는 비트를 수신하기 위해 접속된 1개 입력(0으로 표시됨)과 다음의 하위 비트에 접속된 다른 입력(1로 표시됨)과 시프트 제어 입력을 포함한다. 시프트 제어가 논리 0이면, 0 입력상의 비트는 출력(M)으로 향하게 된다. 제어 입력이 1이면, 다음의 하위 비트는 출력(M)으로 향하고 따라서 MSB로 한 플레이스 시프트된다. 최하위 비트(M)는 시프터(56)의 최저 멀티플렉서의 0 입력에 제공된다. 각 최저 멀티플렉서의 1 입력은 0으로 표시된 입력으로부터 0을 수신한다.

시프트 제어 회로는 이것에 관해 첨부된 표 1에 설명된 진리표들을 충족시킨다. 상기 표들은 사인 비트가 0으로 가정한다. 표 1 "SHIFT CONTROL"(시프트 제어)은 표 1 "IN"에 주어진 입력 비트(A 내지 M)의 각각의 값에 대한 시프트 제어 신호(P 내지 U)의 값을 설명하고 있다. P 내지 U의 값은 값 1의 MSB의 입력 비트(A 내지 M)의 위치와 관련이 있음을 알 수 있다. 모든 P 내지 U가 0이면, 시프터에서 시프트가 발생하지 않는다. P=1이고 모든 다른 Q 내지 U가 0이면, 시프터(56)에서 한 시프트가 발생한다. P=1이고 Q=1이면, 각 시프터(56, 57 등)에서 한 플레이스 시프트가 발생한다.

열(column)이 시프트 제어의 출력(u, v, w)과 최종 시프터(61)의 출력(x, y, z와 z1 내지 z9)으로 라벨 분류되는 표 1의 "LOG OUT"(로그 아웃)에 출력상의 효과가 도시되어 있다.

도 6의 앤티-로그 회로는 표 2에 도시된 바와 같이 도 5의 LOG 회로와는 반대의 방법으로 동작한다. 앤티-로그 회로는 시프터(56 내지 61)의 것과 동일한 멀티플렉서들을 포함하는 시프터(66 내지 17)를 포함하고 있다. 상기 멀티플렉서들은 논리 1의 시프트 제어 신호에 따라 최하위 비트(LSB)로 시프트한다. MSB 멀티플렉서는 그의 1 입력상의 논리 0을 수신한다. 앤티-로거(anti-logger)의 시프트 제어 회로(72)는 단순화되며, P' 내지 U'로 라벨 분류된 시프트 제어 출력과 로그 회로의 출력(u, v, w)에 대응하는 입력(u', v', w')를 갖는다. 제어(72)는 표 3의 진리표를 충족시키며, 이 표 3은 표 1의 논리 회로의 시프트 제어표와 동일하다.

도 7에는 델타 시그마 변조기(DSM)(49)와 1비트 곱셈기(48)의 일례가 도시되어 있다. 1비트 곱셈기는 n비트 신호의 각 비트에 대해 하나인, 배타적 논리합(EXCLUSIVE-OR) 게이트의 세트 일 수 있으며, 각 게이트는 인버터(482)를 거쳐 1비트 신호에 접속된 입력을 갖는다. 도 7은 단지 한 개의 이와 같은 게이트(481)만을 도시하고 있다.

DSM은 도 1에 도시된 ADC와 통상 유사한 방식으로 디지털 도메인에서 동작한다. DSM은 n비트 신호를 1비트 형태로 변환하는 양자화기(Q)를 포함하고 있다. 양자화기는 0의 임계값을 갖는 비교기일 수 있다. 양자화기(Q)로부터의 1비트 출력은 1비트 대 n비트 컨버터(96)를 거쳐 감산기(70)에 피드백되어 1비트 출력 신호의 n비트 전환과 n비트 입력 신호간의 차이를 형성한다. DSM은 종래 기술에 공지된 도시되지 않은 클로킹 장치에 의해 2.8224MHz, 즉 원 입력 1비트 신호 및 n비트 신호로서 동일 샘플링 속도로 클록(clock)된다.

DSM의 다른 구성 요소들은 잡음 정형 필터를 형성한다. 이들 구성 요소들은 일련의 적분기와 계수 곱셈기(71 내지 76)와 적분기(77)를 포함하고 있다. 적분기및 곱셈기(71 내지 76, 77)의 출력은 양자화기(Q)에 인가하기 위한 가산기(90 내지 95)에 가산되어 1비트 출력 신호를 발생한다. 적분기/곱셈기 중 하나(71)만이 상세히 도시되어 있다. 71은 1샘플 기간 지연(71")과 가산기와 후속하는 계수 곱셈기(79)로 구성된다. 곱셈기의 입력은 가산기(90)에 탭오프(tap-off)된다. 구성 요소(72 내지 76)는 구성 요소(71 내지 76)의 곱셈기에 의해 인가된 계수가 각각 1/2, 1/4, 1/8, 1/16, 1/32, 1/64인 것을 제외하고는 구성 요소(71)와 동일하다. 구성 요소(77)는 곱셈기가 없는 적분기이다.

도 8에서, 도 3의 저역 필터(41), 고역 필터(42), 절대값 회로(43)의 예를 도시하고 있다. 도 8의 절대값 회로가 사용되면, 도 5a의 절대값 회로는 불필요하다. 클로킹 장치는 도 8에는 도시되어 있지 않다. 1비트 신호는 64×44의 샘플링 속도를 가지며, n비트 출력 신호는 동일한 샘플링 속도를 갖는다.

본 발명의 실례가 되는 실시예를 첨부된 도면을 참조하여 본 명세서에서 설명하였을지라도, 본 발명은 바로 그러한 실시예들에만 한정되지 않으며, 첨부된 청구항들로 규정된 바와 같은 본 발명의 범위와 정신에 벗어나지 않고 당업자에 의한 각종 변형 및 변경이 이루어질 수 있다.

본 발명은 1비트 신호를 처리하기 위한 오디오 신호 처리기를 제공하며, n비트 디지털 신호값을 로그 베이스 2 값으로 변환하기 위한 회로를 제공하고 있다.

Claims

1비트 신호를 처리하기 위한 오디오 신호 처리기로서,

1비트 신호를 수신하기 위한 입력과,

소정 필터 특성을 상기 1비트 신호에 인가하기 위한 수단으로서, 1비트 신호는 또한 n(여기서, n은 1보다 큰 수)비트 신호로 변환되는 상기 인가 수단과,

상기 n비트 신호의 절대값을 결정하기 위한 수단과,

상기 다이내믹 제어된 신호를 1비트 신호로서 역양자화하고 상기 역양자화된 1비트 신호의 잡음을 정형하기 위한 수단을 포함하는 오디오 신호 처리기.

제 1 항에 있어서, 상기 필터 특성은 상기 오디오 신호의 아날로그 포락선을 나타내는 n비트 신호를 발생하는 저역 필터를 포함하는 오디오 신호 처리기.

제 2 항에 있어서, 상기 필터 특성은 저주파 잡음을 제거하는 고역 필터를 더 포함하는 오디오 신호 처리기.

제 1 항에 있어서, 상기 n비트 신호에서서 선택 가능한 임계값을 감산하기 위한 수단을 더 포함하는 오디오 신호 처리기.

제 1 항에 있어서, 상기 다이내믹 제어 신호를 발생하기 위한 수단은, 원하는 압축 또는 신장(expansion)에 따라 상기 n비트 신호에 비율 신호를 곱하기 위한 곱셈기를 포함하는 오디오 신호 처리기.

제 1 항에 있어서, 상기 n비트 신호의 샘플링 속도는 상기 입력에서 수신된 1비트 신호의 샘플링 속도와 같은 오디오 신호 처리기.

제 1 항에 있어서, n비트 신호값을 로그 베이스 2(log base 2)로 변환하기 위한 로그 회로와 상기 로그 베이스 2 값을 비대수(non-logarithmic) 값으로 변환하기 위한 앤티-로그(anti-log) 회로를 더 포함하고, 상기 다이내믹 제어 신호를 발생하기 위한 수단은 적어도 로그 베이스 2 값에서 동작하는 오디오 신호 처리기.

제 7 항에 있어서, 상기 인가 수단은 비대수 값에서 동작하는 오디오 신호 처리기.

제 1 항에 있어서, 상기 역양자화하고 잡음을 정형하기 위한 수단은 델타 시그마 변조기(Delta Sigma Modulator)인 오디오 신호 처리기.

n비트 디지털 신호값을 로그 베이스 2 값으로 변환하기 위한 회로로서,

n비트 신호의 각각의 비트들을 수신하기 위한 n 입력과,

상기 로그 베이스 2 값은 상기 시프트의 회수를 나타내는 상기 디지털 값과, 상기 시프팅 수단에 의해 출력된 시프트된 비트들로 표시되는 변환 회로.

제 10 항의 회로에 의해 발생된 n비트 로그 베이스 2 값들을 비대수 값들로 변환하기 위한 회로로서,

제 10 항의 회로에 의해 발생된 시프트의 회수로 표시되는 상기 디지털 값을 수신하도록 배열되며, 상기 시프트의 회수만큼 상기 LSB로 상기 n비트 시프트하는 상기 시프팅 수단을 제어하는 것이 가능한 시프트 제어 수단을 포함하는 변환 회로.