KR19990024557A - 반도체소자의 커패시터 - Google Patents
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Abstract
반도체소자의 커패시터에 관한 것으로 특히, 활성영역에서의 기생 커패시턴스를 최소화하여 토포로지 특성을 개선하기에 적당한 반도체소자의 커패시터에 관한 것이다. 이와 같은 반도체소자의 커패시터는 반도체기판, 상기 반도체기판의 소정영역에 형성된 제 1 도전형 웰 영역, 상기 제 1 도전형 웰 영역 양측의 상기 반도체기판에 형성된 제 2 도전형 웰 영역, 상기 제 1 도전형 웰 영역상에 절연막을 사이에 두고 형성된 하부 전극, 상기 하부전극상의 유전막, 상기 유전막상의 상부 전극, 상기 제 1 도전형 웰 영역에 형성된 제 1 도전형 불순물 영역, 상기 제 2 도전형 웰 영역에 형성된 제 2 도전형 불순물 영역을 포함한다.
Description
본 발명은 반도체소자의 커패시터에 관한 것으로 특히, 활성영역에서의 기생 커패시턴스를 최소화하여 토포로지 특성을 개선하기에 적당한 반도체소자의 커패시터에 관한 것이다.
전하를 축적하는 간단한 장치로서는 두장의 도체판을 대향(對向)시킨 것을 생각해 볼 수 있는데 상기 양극판에 전압을 인가하면 전위가 높은 쪽의 극판에는 정(+) 전하, 전위가 낮은 쪽의 극판에는 같은 양의 부(-) 전하가 축적된다. 이때, 축적되는 전하량 q는 양극판에 인가되는 전압(v)이 어느 범위 미만일 때는 인가전압에 비례관계(q ∝ v)가 성립된다.
이때의 비례상수는 양극판의 전하 축적능력의 크기를 나타내는 상수로서 용량(容量)계수 또는 정전(靜電)용량(capacitance) C라 정의되며, q = Cv 가 된다.
또한 이때의 커패시턴스 C 값은 폴리실리콘층의 유효면적 및 극판간의 유전막의 유전율(ε)에 비례하며 극판간의 거리(d)에 반비례하게 된다. 즉,로 정의된다.
이와 같은 커패시턴스 C의 M.K.S 단위로는 패럿(F : Farad)이 쓰이고 있다. 이때, 1[F]은 양극판간에 1(V)의 전압이 인가될 때 최종적으로 양극판에 축적되는 정, 부 전하량이 각각 1(C : Coulomb )이 되는 커패시터의 용량이다. 즉, 양극판에 정, 부 전하가 1(C)씩 유입됨을로써 극판간에 1(V)의 전위차가 형성되는 커패서터의 용량이라고도 말할 수 있다.
그리고, 상기한 바와 같은 커패시터는 트랜지스터와 함께 반도체 메모리 소자의 디램을 구성하기도 한다.
이하에서, 첨부된 도면을 참조하여 종래 반도체소자의 커패시터를 설명하기로 한다.
도 1은 종래 일 반도체소자의 커패시터 단면 구조도이다.
종래 일 반도체소자의 커패시터는 더블 폴리실리콘을 이용한 커패시터로 그 구성은 반도체기판(1)과, 상기 반도체기판(1)의 소정영역에 형성된 필드산화막(2)과, 상기 필드산화막(2)상에 형성된 제 1 폴리실리콘층(3)과, 상기 제 1 폴리실리콘층(3)상의 유전막(4)과, 상기 유전막(4)상의 제 2 폴리실리콘층(5)을 포함한다.
이때, 상기 제 2 폴리실리콘층(5)은 제 1 폴리실리콘층(3)보다 작은 크기로 형성한다. 이는 상기 제 1 폴리실리콘층(3)에 전압을 인가하기 위한 영역을 확보하기 위해서이다.
즉, 상기 제 1 폴리실리콘층(3) 및 제 2 폴리실리콘층(5)에는 서로 다른 전압이 인가되는 제 1 및 제 2 노드(N1)(N2)가 콘택되어 있다.
이때, 상기 커패시터의 동작을 설명하면 상기 제 1 및 제 2 노드(N1)(N2)를 통해 다른 전위를 갖는 전압을 인가하면 전위가 높은 쪽의 폴리실리콘층((3) 또는 (5))에는 정(+) 전하, 전위가 낮은 쪽의 폴리실리콘층((5) 또는 (3))에는 같은 양의 부(-) 전하가 축적된다. 또한, 이때의 커패시턴스 C 값은 폴리실리콘층의 유효면적 및 극판간의 유전막의 유전율(ε)에 비례하며 폴리실리콘층(3)(5)간의 거리에 반비례한다.
이와 같은 종래 일 반도체소자의 커패시터는 필드산화막(2)상에 형성되어 반도체소자의 집적도를 향상하기에 적당하고, 커패시터 하부의 필드산화막(2)이 두꺼운 절연층이므로 기생저항의 생성이 방지되는 장점이 있다.
도 2는 종래 다른 반도체소자의 커패시터 단면 구조도이다.
종래 다른 반도체소자의 커패시터는 반도체기판(11)과, 상기 반도체기판(11)의 소정영역에 일정거리를 두고 형성된 필드산화막(12)과, 상기 필드산화막(12)사이의 활성영역인 반도체기판(11)상에 형성된 산화막(13)과, 상기 산화막(13)상부에 형성된 제 1 폴리실리콘층(14)과, 상기 제 1 폴리실리콘층(14)상에 형성된 유전막(15)과, 상기 유전막(15)상에 형성된 제 2 폴리실리콘층(16)을 포함하여 구성된다.
이때, 상기 제 2 폴리실리콘층(16)은 제 1 폴리실리콘층(14)보다 작은 크기로 형성한다. 이는 상기 제 1 폴리실리콘층(14)에 전압을 인가하기 위한 영역을 확보하기 위해서이다.
즉, 상기 제 1 폴리실리콘층(14) 및 제 2 폴리실리콘층(16)에는 서로 다른 전압이 인가되는 제 1 및 제 2 노드(N11)(N12)가 콘택되어 있다.
이와 같은 종래 다른 반도체소자의 커패시터는 반도체기판(11)상에 커패시터를 형성하여 토포로지를 향상시키는 장점이 있다.
종래 반도체소자의 커패시터에 있어서는 다음과 같은 문제점이 있었다.
첫째, 종래 일 반도체소자의 커패시터에 있어서는 필드산화막상에 커패시터가 형성되므로 반도체소자의 토포로지 특성이 저하된다.
둘째, 종래 다른 반도체소자의 커패시터에 있어서는 커패시터를 구성하는 제 1 폴리실리콘층의 하부에 형성된 산화막의 두께가 얇아 기생 커패시턴스가 발생하여 반도체소자의 커패시터로서 신뢰도를 저하시킨다.
본 발명은 상기한 바와 같은 종래 반도체소자의 커패시터 문제점을 해결하기 위하여 안출한 것으로 커패시터를 반도체기판의 활성영역에 형성하여도 기생 커패시턴스가 발생하지 않도록 기판과 기판상측의 전도층상에 동일 전위의 바이어스를 인가하여 토포로지 특성이 우수하면서도 기생 커패시턴스의 발생을 억제할 수 있는 반도체소자의 커패시터를 제공하는데 그 목적이 있다.
도 1은 종래 일 반도체소자의 커패시터 단면 구조도
도 2는 종래 다른 반도체소자의 커패시터 단면 구조도
도 3은 본 발명 반도체소자의 커패시터 단면 구조도
도면의 주요부분에 대한 부호의 설명
21 : 반도체기판 22 : 제 1 도전형 웰 영역
23 : 제 2 도전형 웰 영역 24 : 절연막
25 : 하부전극 26 : 유전막
27 : 상부전극 28 : 제 1 도전형 불순물 영역
29 : 제 2 도전형 불순물 영역 30 : 격리절연막
본 발명에 따른 반도체소자의 커패시터는 반도체기판, 상기 반도체기판의 소정영역에 형성된 제 1 도전형 웰 영역, 상기 제 1 도전형 웰 영역 양측의 상기 반도체기판에 형성된 제 2 도전형 웰 영역, 상기 제 1 도전형 웰 영역상에 절연막을 사이에 두고 형성된 하부 전극, 상기 하부전극상의 유전막, 상기 유전막상의 상부 전극, 상기 제 1 도전형 웰 영역에 형성된 제 1 도전형 불순물 영역, 상기 제 2 도전형 웰 영역에 형성된 제 2 도전형 불순물 영역을 포함한다.
이와 같은 본 발명 반도체소자의 커패시터를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명 반도체소자의 커패시터 단면 구조도이다.
본 발명에 따른 반도체소자의 커패시터는 반도체기판(21)과, 상기 반도체기판(21)의 소정영역에 형성된 제 1 도전형 웰(22) 영역과, 상기 제 1 도전형 웰(22) 영역 양측의 상기 반도체기판(21)에 형성된 제 2 도전형 웰(23) 영역과, 상기 제 1 도전형 웰(22) 영역상에 절연막(24)을 사이에 두고 형성된 하부 전극(25)과, 상기 하부전극(25)상의 유전막(26)과, 상기 유전막(26)상의 상부 전극(27)과, 상기 제 1 도전형 웰(22) 영역에 형성된 제 1 도전형 불순물 영역(28)과, 상기 제 2 도전형 웰(23) 영역에 형성된 제 2 도전형 불순물 영역(29)을 포함한다.
이때, 상기 제 2 도전형 웰(23) 영역의 상측에는 소자간의 격리를 위한 격리 절연막(30)이 형성되어 있다.
그리고, 상기 상부전극(27)과 하부전극(25)은 폴리실리콘으로 형성되며, 상기 하부전극(25) 및 제 1 도전형 웰(22) 영역에 형성된 제 1 도전형 불순물 영역(28)에는 동일 전압을 인가하는 제 1 노드(N1)가 콘택된다.
그리고, 상기 상부전극(27)에는 상기 하부전극(25)이나 상기 제 1 도전형 웰(22)영역에 인가하는 전압과 다른 레벨의 전압이 인가되는 제 2 노드(N2)가 콘택된다.
또한, 상기 제 2 도전형 웰(23) 영역에 형성된 상기 제 2 도전형 불순물 영역(29)은 접지 단자와 연결되는 제 3 노드(N3)에 콘택된다.
이때, 상기 커패시터의 동작을 설명하면 상기 제 1 노드(N1)를 통해 상기 하부전극(25) 및 제 1 도전형 웰(22)영역에 동일 전압이 인가되어 양단자가 단락(short)되어 전위차가 없어지게 된다. 그 상태에서 상기 제 2 노드(N2)를 통해 다른 전위를 갖는 전압을 인가하면 전위가 높은 전극에는 정전하가, 전위가 낮은 쪽의 전극에는 같은 양의 부전하가 축적된다.
이때, 상기 하부전극(25)과 제 1 도전형 웰(22) 영역은 서로 단락 상태에 있으므로 전위차를 갖지 못하고 결국 하부전극(25)과 제 1 도전형 웰(22) 영역 사이에 절연막(24)이 있더라도 기생 커패시턴스는 발생하지 않게 된다.
또한, 제 1 도전형 웰(22)에 제 1 노드(N1)를 통해 인가되는 바이어스(Bias) 전압에 의한 백 바이어스(Back Bias)가 발생될 수 있는데 이는 제 2 도전형 웰(23)에 형성된 제 2 도전형 불순물 영역(29)과 콘택되는 제 3 노드(N3)가 접지 단자에 접속되어 있으므로 소자 격리 효과에는 영향을 미치지 못한다.
본 발명에 따른 반도체소자의 커패시터에 있어서는 활성영역에 더블 폴리실리콘 형상의 커패시터를 형성하더라도 기생 커패시턴스를 방지할 수 있어 반도체소자의 토포로지 특성을 개선시키는 효과가 있다.
Claims (3)
- 반도체기판;상기 반도체기판의 소정영역에 형성된 제 1 도전형 웰 영역;상기 제 1 도전형 웰 영역 양측의 상기 반도체기판에 형성된 제 2 도전형 웰 영역;상기 제 1 도전형 웰 영역상에 절연막을 사이에 두고 형성된 하부 전극;상기 하부전극상의 유전막;상기 유전막상의 상부 전극;상기 제 1 도전형 웰 영역에 형성된 제 1 도전형 불순물 영역; 그리고상기 제 2 도전형 웰 영역에 형성된 제 2 도전형 불순물 영역을 포함하여 구성됨을 특징으로하는 반도체소자의 커패시터.
- 제 1 항에 있어서, 상기 하부전극 및 제 1 도전형 웰 영역에는 동일한 레벨의 전위가 인가됨을 특징으로 하는 반도체소자의 커패시터.
- 제 1 항에 있어서, 상기 제 2 도전형 불순물 영역은 접지단자에 콘택됨을 특징으로 하는 반도체소자의 커패시터.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970045731A KR19990024557A (ko) | 1997-09-04 | 1997-09-04 | 반도체소자의 커패시터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970045731A KR19990024557A (ko) | 1997-09-04 | 1997-09-04 | 반도체소자의 커패시터 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990024557A true KR19990024557A (ko) | 1999-04-06 |
Family
ID=66043617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019970045731A KR19990024557A (ko) | 1997-09-04 | 1997-09-04 | 반도체소자의 커패시터 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990024557A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100794521B1 (ko) * | 2005-12-17 | 2008-01-16 | 삼성전자주식회사 | 커패시터 어레이 |
-
1997
- 1997-09-04 KR KR1019970045731A patent/KR19990024557A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100794521B1 (ko) * | 2005-12-17 | 2008-01-16 | 삼성전자주식회사 | 커패시터 어레이 |
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