KR19990023755A - 4개 이상의 트랜지스터를 가진 회로 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 4개 이상의 트랜지스터를 가진 회로 장치 및 그 제조 방법에 관한 것이다. 4개의 수직 트랜지스터 중 2개는 나머지 2개의 트랜지스터에 대해 상보형이다. 트랜지스터 중 2개는 각각 동일한 높이에 배치된다. 이것을 위해, 적어도 하나의 채널 층 및 하나의 트랜지스터의 소오스/드레인 구역을 각각 포함하는 층 구조물(St1, St2, St3, St4)이 형성된다. 모든 층 구조물(St1, St2, St3, St4)은 단지 4개의 층을 가진 층 연속체로 형성된다. 기생 바이폴라 트랜지스터로 인한 누설 전류를 피하기 위해, 층 구조물(St1, St2, St3, St4)이 스페이서형 마스크에 의해 매우 얇게 구현될 수 있다. 4개의 트랜지스터의 부분들 사이의 전기 접속은 층 연속체의 층을 통해 이루어질 수 있다. 출력 전압 단자에 대한 접촉은 층 연속체의 2개의 층으로 형성된 하나의 계단을 통해 이루어질 수 있다.
Description
본 발명은 적어도 4개의 트랜지스터를 가진 회로 장치에 관한 것이다. 4개의 트랜지스터 중 2개는 나머지 2개의 트랜지스터에 대해 상보형이다. 4개의 트랜지스터는 특히 NAND-게이트로 적합하다.
새로운 집적 회로 장치의 개발시 패킹 밀도를 높이려고 한다. 이것은 대개 플레이너 실리콘 기술에서 이루어진다.
NAND 게이트는 종종 회로 장치의 논리소자로 사용된다. NAND 게이트의 2개의 입력 전압 단자 중 적어도 하나가 전압 형태의 신호를 제공하면, NAND 게이트의 출력 전압 단자에서도 하나의 신호가 얻어진다. K. Hoffmann 저, VLSI-Entwurf, Modelle und Schaltung, Oldenburg 1990, 페이지 365에는 NAND 게이트의 전형적인 레이 아웃이 도시되어 있다.
플레이너 기술에서, 광학 리소그래피가 향상된 해상도를 가진 전자빔 리소그래피로 대체되면 보다 작은 구조물이 얻어질 수 있다(참고: 예컨대 T. Mizuno, R. Ohaba, IEDM Techn. Dig. 페이지 109, 1996). 그러나, 전자빔 리소그래피가 느리기 때문에, 경제적인 이유로 반도체 제조에 사용하기에 부적합한 것으로 나타났다.
MOS 트랜지스터의 면적 감소를 위해, 수직 트랜지스터를 연구 중이다. 채널 길이가 기판의 표면에 대해 수직으로 뻗기 때문에, 수직 트랜지스터의 면적이 종래의 플레이너 트랜지스터 보다 작다. 채널 길이를 축소함으로써, 일정 전류 세기에 필요한 채널 폭을 감소시키면, 면적이 부가로 감소된다. L. Risch, W. H. Krautschneider, F. Hofman 저, Vertical MOS-Transistor with 70nm Channel Length, ESSDERC 1995, 페이지 101 내지 104에는 수직 MOS 트랜지스터가 기술되어 있다. 그것의 제조를 위해, 교대하는 도전 타입으로 도핑된 층이 소오스, 채널 및 드레인에 상응하는 층 연속체의 형태로 형성되고, 상기 층들은 게이트 유전체 및 게이트 전극에 의해 링 형태로 둘러싸인다.
독일 특허 공보 제 43 41 667 C1호에는 NAND 게이트가 공지되어 있으며, 여기서는 2개의 병렬 접속된 수직 MOS 트랜지스터가 하나의 공통 층 연속체로 구현되고, 2개의 직렬 접속된 수직 MOS 트랜지스터의 층 연속체는 서로 층층이 배치된다.
본 발명의 목적은 향상된 회로 특성을 가진, 적어도 4개의 트랜지스터를 포함하는 회로 장치를 제공하는 것이다. 또한, 이러한 회로 장치의 제조 방법을 제공하는 것이다.
도 1은 마스크를 이용한 주입에 의해 제 1 도핑된 층이 형성되고 제 2 층, 제 3 층 및 제 4 층이 에피택셜 성장되며, 제 1 보조층이 제공되어 구조화되고, 보조층의 제 1 에지 및 제 2 에지에 제 1 스페이서 및 제 2 스페이서가 형성된 다음, 제 1 기판의 단면도.
도 2는 제 1 보조층이 제거되고, 제 1 층 구조물, 제 2 층 구조물(도시되지 않음), 제 3 층 구조물(도시되지 않음) 및 제 4 층 구조물이 형성된 후, 도 1의 횡단면도에 대해 평행한 기판의 횡단면도.
도 3은 도 2의 단계 후 도 1의 횡단면도.
도 4는 제 1 절연 구조물 및 제 2 절연 구조물이 형성된 후, 도 2 및 도 3의 횡단면도에 대해 평행한 기판의 횡단면도.
도 5는 도 4의 단계 후 도 2의 횡단면도.
도 6은 제 1 절연 구조물이 부분적으로 제거되고, 게이트 유전체, 제 1 게이트 전극, 제 2 게이트 전극(도시되지 않음), 제 3 게이트 전극(도시되지 않음), 제 4 게이트 전극, 제 3 절연 구조물, 제 4 절연 구조물, 제 1 콘택, 제 2 콘택, 제 3 콘택, 제 4 콘택, 제 5 콘택, 제 6 콘택, 제 7 콘택, 제 8 콘택, 제 1 도전 구조물 및 제 2 도전 구조물(도시되지 않음)이 형성된 후, 도 5의 횡단면도.
도 7은 도 6의 단계 후 도 4의 횡단면도.
도 8은 제 1 층 구조물, 제 2 층 구조물, 제 3 층 구조물, 제 4 층 구조물, 제 1 영역, 제 2 영역, 제 3 영역, 제 4 영역, 제 1 층, 제 1 콘택, 제 2 콘택, 제 3 콘택, 제 4 콘택, 제 5 콘택, 제 6 콘택, 제 7 콘택, 제 8 콘택, x-축 및 y-축이 도시된 기판의 평면도.
도 9는 층 구조물, 콘택 및 제 2 마스크가 도시된 기판의 평면도.
도 10은 층 구조물, 콘택, 제 5 영역 및 제 4 포토레지스트 마스크가 도시된 기판의 평면도.
도 11은 층 구조물, 콘택, 제 1 도전 구조물 및 제 2 도전 구조물이 도시된 기판의 평면도.
도 12는 NAND 게이트의 회로도.
도면의 주요 부분에 대한 부호의 설명
B1, B2, B3, B4 : 영역 Ga1, Ga2, Ga3, Ga4 : 게이트 전극
Gd : 게이트 유전체 H1, H2 : 보조층
K1, K2, K3, K4 : 콘택 Ka1, Ka2, Ka3, Ka4 : 채널층
Kn1, Kn2 : 에지 S1, S2, S3, S4 : 층
Sp1, Sp2 : 스페이서 St1, St2, St3, St4 : 층 구조물
Stu : 계단 UDD, USS: 전압 단자
UIN1, UIN2: 입력 전압 단자 UOUT: 출력 전압 단자
상기 목적은 청구범위 제 1항에 따른 회로 장치 및 청구범위 제 6항에 따른 상기 회로 장치의 제조 방법에 의해 달성된다. 본 발명의 실시예는 청구범위 종속항에 제시된다.
본 발명에 따른 회로 장치에서는 4개의 트랜지스터가 수직 MOS 트랜지스터이다. 제 1 트랜지스터 및 제 4 트랜지스터는 제 2 트랜지스터 및 제 3 트랜지스터의 상보형이다. 제 1 트랜지스터 및 제 4 트랜지스터는 직렬로 그리고 제 1 전압 단자와 출력 전압 단자 사이에 접속된다. 제 2 트랜지스터 및 제 3 트랜지스터는 병렬로 접속되고, 출력 전압 단자와 제 2 전압 단자 사이에 접속된다. 제 3 트랜지스터의 게이트 전극 및 제 4 트랜지스터의 게이트 전극은 제 1 입력 전압 단자에 접속된다. 제 1 트랜지스터의 게이트 전극 및 제 2 트랜지스터의 게이트 전극이 제 2 입력 전압 단자에 접속된다. 트랜지스터의 채널 층들 및 각각의 트랜지스터의 적어도 하나의 소오스/드레인 구역을 포함하는 층 구조물이 제공된다. 층 구조물은 에지를 가지며, 상기 에지에 채널 층이 접하고 상기 에지는 적어도 채널 층의 영역에 게이트 유전체를 갖는다. 상기 게이트 유전체에는 트랜지스터의 게이트 전극이 접한다. 제 1 트랜지스터의 채널 층과 제 4 트랜지스터의 채널 층은 동일한 높이에 배치된다. 제 2 트랜지스터의 채널 층과 및 제 3 트랜지스터의 채널 층은 동일한 높이에 배치된다. 제 1 트랜지스터의 채널 층과 제 2 트랜지스터의 채널 층은 상이한 높이에 배치된다.
회로 장치는 단지 4개의 층을 가진 단 하나의 층 연속체로 형성될 수 있다. 이 경우에는 제 1 및 제 4 트랜지스터의 채널 층을 포함하는 하나의 층, 및 제 2 및 제 3 트랜지스터의 채널 층을 포함하는 하나의 층이 서로 접한다. 적은 수의 층은 층들의 도핑 프로필이 보다 적게 흐뜨러진다는 장점을 갖는다.
층 구조물이 양측면에, 즉 적어도 층 구조물의 2개의 마주놓인 에지에, 게이트 유전체 및 게이트 전극을 갖는 것이 바람직하다. 한 측면에 배치하는 것과는 달리, 양측면에 배치하면, 그로 인해 수직 MOS 트랜지스터의 면적이 확대되지 않으면서 그것의 채널 폭이 2배로 되기 때문에 전류가 증가되고 채널 층에서 2개의 에지 사이의 공간 전하 구역의 형성이 확대된다. 이것이 바람직한데, 그 이유는 공간 전하 구역에 기생 바이폴라 트랜지스터로 인한 누설 전류가 발생되지 않기 때문이다. 이러한 이유 때문에, 공간 전하 구역이 전체 채널 층 내부에 형성되는 것이 바람직하다.
패킹 밀도의 증가를 위해, 트랜지스터의 채널 길이가 축소됨으로써, 일정 전류 세기에 필요한 트랜지스터의 채널 폭이 감소되는 것이 바람직하다. 수직 MOS 트랜지스터에서는 짧은 채널 길이가 쉽게 구현되는데, 그 이유는 채널 길이가 채널 층의 두께에 의해 결정되기 때문에, 각각의 기술로 제조될 수 있는 최소 구조물 크기에 의해 제한되지 않기 때문이다. 짧은 채널 길이에서 펀치 스루로 인한 누설 전류를 피하기 위해, 채널 층들이 하이 도핑되어야 한다.
공간 전하 구역이 작아질수록 채널 층의 도펀트 농도가 높아지기 때문에, 짧은 채널 길이에서 전체 채널 층 내부에 공간 전하 구역을 얻기 위해서는 층 구조물의 2개의 서로 마주놓인 에지 사이의 치수가 특히 작아야 한다. 이것을 위해 층 구조물이 마스크로서 사용되는 스페이서를 이용해서 형성된다. 층 구조물의 2개의 서로 마주놓인 에지 사이의 치수는 게이트 전극의 적합한 트리거시 수직 MOS 트랜지스터가 완전히 공핍될 정도로 작다. 따라서, 0V - 2V의 통상의 전압에서 상기 치수는 약 30nm - 90nm이다.
층 연속체는 원래의 장소에서 도핑된 반도체 재료의 에피택셜 성장에 의해 기판의 전체 표면상에 형성될 수 있다. 에피택셜 성장에 의해 층 구조물이 형성되는 기판내의 홈이 형성될 수도 있다. 표면에까지 이르며 에피택셜 성장에 의해 층 구조물이 형성되는 홈이 형성된 표면상에 재료가 증착될 수도 있다. 홈내에서 층 연속체의 에피택셜 성장시 홈의 가장자리에 패시트(facet)가 형성되는데, 그 이유는 선택적 에피택시의 경우 상기 가장자리에서 성장률이 낮기 때문이다. 이로 인해, 층들이 특히 얇아지며, 이것은 매우 작은 채널 길이를 야기시킨다. 층 연속체의 층들은 상이하게 하전된 이온 및 상이한 범위를 가진 주입에 의해서도 형성될 수 있다. 상기 층들에는 에피택셜 성장이 필수적이지 않으며 층 구조물에 대해 기판이 구조화된다. 층 연속체는 실리콘층 및/또는 Si(1-x)Gex-층을 포함할 수 있다.
제 1 트랜지스터와 제 4 트랜지스터는 서로 상보적이지 않기 때문에, 제 1 트랜지스터와 제 4 트랜지스터는 동일한 단계에서 제조될 수 있고, 이것은 공정의 간소화를 의미한다. 동일한 것이 제 2 트랜지스터 및 제 3 트랜지스터에도 유사하게 적용된다.
층 연속체를 만들기 위해, 적어도 4개의, 예컨대 교대하는 도전 타입으로 도핑된 층이 형성된다. 층 연속체가 4개 이상의 층으로 이루어지면, 인접한 층의 도전 타입이 반대이지 않아도 된다. 서로 상보형인 트랜지스터는 기판의 표면에 대해 수직으로 뻗은 축선에 대해 상이한 높이로 형성된다. 이것은 4개의 층 중 적어도 2개로 부터 채널 층 및 소오스/드레인 구역이 형성된다는 것을 의미한다.
4개 이상의 층이 형성될 수도 있다.
층 구조물이 마스크로서 스페이서를 이용해서 형성되면, 에지가 형성된다. 상기 에지를 따라 재료의 증착 및 에칭에 의해 스페이서가 형성된다. 에지는 층 연속체의 상부에서 제 1 보조층의 증착 및 구조화에 의해 형성될 수 있다. 에지는 층 연속체의 마스킹된 에칭에 의해서도 형성될 수 있다.
서로 상보형의 수직 MOS 트랜지스터의 층 구조물은 다음과 같이 형성된다. 즉, 제 1 마스크가 층 연속체상에 제공된 다음, 적어도 2개의 층이 에칭된다. 이로 인해, 층 구조물 및 예비 층 구조물이 형성된다. 그 다음에, 제 1 마스크가 제거된다. 그리고 나서, 층 구조물이 제 2 마스크로 커버된 다음, 하나의 층이 에칭됨으로써, 커버된 층 구조물 보다 하나의 층 두께 만큼 낮게 놓인 층 구조물이 형성된다.
대안으로서 층 구조물이 형성되어야 하는 영역이 제 2 마스크에 의해 커버된 다음, 하나의 층 두께 만큼 실리콘이 에칭된다. 제 2 마스크가 제거된다. 그 다음에, 제 1 마스크가 층 구조물의 형성을 위해 제공된다. 그리고 나서, 제 1 마스크를 이용해서 적어도 2개의 층이 에칭됨으로써, 커버링 되지 않은 영역에 형성된 층 구조물 보다 하나의 층 두께 만큼 높게 놓인 층 구조물이 커버링된 영역에 형성된다.
대안으로서, 먼저 제 1 층 구조물을 형성하기 위해 첫번째 제 1 마스크가 형성된다. 상기 첫번째 제 1 마스크는 제 2 마스크에 의해 커버된다. 그리고 나서, 하나의 층이 에칭된다. 그 다음에, 제 2 마스크에 의해 커버되지 않은 영역에 제 2 층 구조물을 위한 두번째 제 1 마스크가 형성된다. 제 2 마스크는 제 1 마스크와는 다른 재료로 형성되고 제 2 마스크의 형성 후에 제거된다. 그리고 나서, 적어도 2개의 층이 에칭됨으써, 층 구조물이 형성된다.
이 방법에서는 층들의 두께가 동일한 것이 바람직하다.
제 1 마스크는 예컨대, 4개의 서로 분리된 부분으로 이루어진다. 패킹 밀도의 증가를 위해 그리고 공정의 간소화를 위해, 4개의 층 구조물이 부분적으로 또는 완전히 접속됨으로써, 전기 접속이 구현될 수 있다. 층 구조물이 완전히 접속되면, 제 1 마스크가 4개 보다 적은 부분으로 이루어진다. 층 구조물의 접속이 바람직하지 않으면, 4개 보다 적은 부분으로 이루어진 제 1 마스크에서 층 구조물을 나중 시점에서 서로 분리하는 것도 가능하다.
제 2 전압 단자에 접속되는, 제 2 트랜지스터의 제 1 소오스/드레인 구역 및 제 3 트랜지스터의 제 1 소오스/드레인 구역이 관련 채널 층의 상부에 배치되는 것이 바람직하다. 이로 인해, 제 2 트랜지스터의 제 2 소오스/드레인 구역 및 제 3 트랜지스터의 제 2 소오스/드레인 구역을 형성하는 층이 상기 소오스/드레인 구역 사이의 전기 접속부로 사용될 수 있다. 제 2 트랜지스터 및 제 3 트랜지스터의 제 1 소오스/드레인 구역의 접속을 위해 도전 구조물이 형성된다. 이것 대신에 제 2 트랜지스터의 제 1 소오스/드레인 구역 및 제 3 트랜지스터의 제 1 소오스/드레인 구역이 관련 채널 층의 하부에 배치될 수 있다.
출력 전압 단자에 접속되는, 제 3 트랜지스터의 제 2 소오스/드레인 구역 및 제 4 트랜지스터의 제 2 소오스/드레인 구역이 트랜지스터를 지나 연장되어 하나의 계단을 형성하는 것이 바람직하다. 이것을 위해, 제 4 트랜지스터의 제 2 소오스/드레인 구역을 형성하는 층이 제 3 트랜지스터의 제 2 소오스/드레인 구역을 형성하는 층에 접한다. 상기 계단에는 출력 전압 단자의 콘택이 배치된다. 공정 비용이 감소되는데, 그 이유는 제 2 트랜지스터, 제 3 트랜지스터 및 제 4 트랜지스터의 제 2 소오스/드레인 구역의 접속을 위한 부가의 라인이 필요 없기 때문이다. 상기 경우에 제 4 트랜지스터의 제 1 소오스/드레인 구역이 동일한 깊이의 콘택을 가진 도전 구조물을 통해 제 1 트랜지스터의 제 2 소오스/드레인 구역에 접속되기 위해, 제 1 트랜지스터의 제 2 소오스/드레인 구역이 제 1 트랜지스터의 채널 층 상부에 형성된다. 제 1 전압 단자의 콘택은 제 1 트랜지스터의 제 1 소오스/드레인 구역을 형성하는 층에 형성된다.
제 2 트랜지스터, 제 3 트랜지스터 및 제 4 트랜지스터의 제 2 소오스/드레인 구역이 예컨대 도전 구조물을 통해 서로 접속되면, 제 4 트랜지스터의 제 1 소오스/드레인 구역이 제 4 트랜지스터의 채널 층 하부에 배치되고 제 1 트랜지스터의 제 2 소오스/드레인 구역이 제 1 트랜지스터의 채널 층 하부에 배치될 수 있다. 이 경우, 제 4 트랜지스터의 제 1 소오스/드레인 구역과 제 1 트랜지스터의 제 2 소오스/드레인 구역 사이의 접속은 그것들을 형성하는 층을 통해 이루어진다.
도전 구조물을 단 하나의 평면에서 표면에 대해 평행하게 구현하기 위해, 제 1 트랜지스터를 제 2 트랜지스터에, 제 2 트랜지스터를 제 3 트랜지스터에, 제 3 트랜지스터를 제 4 트랜지스터에 그리고 제 4 트랜지스터를 제 1 트랜지스터에 접속시키는 접속 라인이 4각형이 되도록 4개의 트랜지스터를 배치하는 것이 바람직하다. 이 경우, 제 1 입력 전압 단자의 콘택이 제 3 트랜지스터와 제 4 트랜지스터 사이에, 그리고 제 2 입력 전압 단자의 콘택이 제 1 트랜지스터와 제 2 트랜지스터 사이에 배치될 수 있다. 예컨대 하나의 선을 따르는 것과 같은 다른 배치도 가능하다.
게이트 전극이 스페이서로 형성되는 것이 바람직한데, 그 이유는 그렇게 하면 게이트 전극이 작아지고 자기 정렬되도록 형성될 수 있기 때문이다. 이것을 위해, 도전 재료가 증착된 다음, 스페이서로서 게이트 전극이 형성될 때까지 에칭된다. 제 1 입력 전압 단자의 콘택용 그리고 제 2 입력 전압 단자의 콘택용 콘택면을 형성하기 위해, 제 1 트랜지스터의 층 구조물 및 제 2 트랜지스터의 층 구조물 또는 제 3 트랜지스터의 층 구조물 및 제 4 트랜지스터의 층 구조물이 서로 작은 간격으로 형성되는 것이 바람직하다. 도전 재료의 에칭시, 제 1 층 구조물 및 제 2 층 구조물 또는 제 3 층 구조물 및 제 4 층 구조물을 대략 커버하는 마스크가 사용된다. 상기 마스크 하부의 도전 재료는 콘택면을 형성한다. 또한, 도전 재료는 제 3 트랜지스터 및 제 4 트랜지스터의 게이트 전극 또는 제 1 트랜지스터 및 제 2 트랜지스터의 게이트 전극을 서로 접속시킨다.
회로 장치의 4개의 트랜지스터는 특히 NAND 게이트로 적합하다. 회로 장치의 다른 소자에 대한 부가의 접속이 가능하기 때문에, 4개의 트랜지스터가 반드시 NAND 게이트일 필요는 없다.
도면에 도시된 본 발명의 실시예를 구체적으로 설명하면 하기와 같다.
도면은 척도에 맞지 않게 도시되어 있다.
제 1 실시예에서, 부가의 브랜치를 가진 l-형 영역을 커버하지 않는 제 1 포토 마스크(도시되지 않음)를 이용해서 주입에 의해 약 300nm 두께의 p-도핑된 제 1 층(S1)이 실리콘 기판(1)내에 형성된다. 제 1 층의 도펀트 농도는 약 1021㎝-3다. 그리고 나서, 에피택셜 성장에 의해 n-도핑된 제 2 층(S2), p-도핑된 제 3 층(S3) 및 n-도핑된 제 4 층(S4)이 기판(1)의 표면(0)에 형성된다. 제 2 층(S2), 제 3 층(S3) 및 제 4 층(S4)의 도펀트 농도는 각각 1018㎝-3다. 제 2 층(S2), 제 3 층(S3) 및 제 4 층(S4)은 각각 약 200nm의 두께를 갖는다. 그 다음에, 주입에 의해 제 4 층(S4)의 도펀트 농도가 1021㎝-3증가된다. 약 200nm 두께로 SiO2를 증착함으로써, 제 1 보조층(H1)이 형성된다. 긴 직사각형의 제 1 영역(B1) 및 이것에 대해 평행한 긴 직사각형의 제 2 영역(B2)을 커버하지 않는 제 2 포토 레지스트 마스크(도시되지 않음)를 이용해서, 제 4 층(S4)이 부분적으로 노출될 때까지 SiO2가 에칭된다. 이로 인해, 제 1영역(B1)의 가장자리에 제 1 에지(Kn1)가 그리고 제 2 영역(B2)의 가장자리에 제 2 에지(Kn2)가 형성된다. 제 1 영역(B1) 및 제 2 영역(B2)이 각각 표면(0)에 대해 평행한 x 축(x)에 대해 약 400nm의 폭을 가지며, 표면(0)에 대해 평행하며 x 축(x)에 대해 수직인 y 축(y)에 대해 2400nm의 길이를 갖는다. 제 1 영역(B1)의 중심점과 제 2 영역(B2)의 중심점 사이의 접속 라인은 x 축에 대해 평행하다(도 8 참고). 실리콘 질화물의 증착 및 에칭에 의해 제 1 에지(Kn1)에 제 1 스페이서(Sp1)가 그리고 제 2 에지(Kn2)에 제 2 스페이서(Sp2)가 형성된다(참고: 도 1).
그리고 나서, 예컨대 NH4F/HF에 의한 에칭에 의해 구조화된 제 1 보조층(H1)이 제거된다. 4개의 서로 분리된 층 구조물을 얻기 위해, 제 1영역(B1)에 횡으로 중첩된 직사각형의 제 3 영역(B3) 및 제 2 영역(B2)에 횡으로 중첩된 직사각형의 제 4 영역(B4)을 커버하지 않는 제 3 포토 마스크(도시되지 않음)를 이용해서, 제 1 스페이서(Sp1) 및 제 2 스페이서(Sp2)가 부분적으로 제거된다. 구조화된 제 1 스페이서(Sp1) 및 구조화된 제 2 스페이서(Sp2)는 함께 제 1 마스크를 형성한다. 예컨대 HBr/NF3/He/O2에 의해 실리콘 질화물에 대해 선택적으로 실리콘을 에칭함으로써, 제 4 층(S4) 및 제 3 층(S3)의 부분이 제거된다. 이로 인해, 제 1 층 구조물(St1), 예비 제 2 층 구조물, 예비 제 3 층 구조물 및 제 4 층 구조물(St4)이 형성된다. 그리고 나서, SiO2가 증착되어 포토리소그래픽 방법에 의해 구조화됨으로써, 제 1 영역(B1)의 절반 및 제 2 영역(B2)의 절반을 커버하는 제 2 마스크(M2)가 형성된다. 에칭제로서 예컨대 Cl2/CHF3에 의해, 보호되지 않은 장소의 제 2 층(S2)이 제거될 때까지 실리콘이 SiO2에 대해 선택적으로 에칭된다. 이로 인해, 예비 제 2 층 구조물 및 예비 제 3 층 구조물로부터 제 2 층 구조물(St2) 및 제 3 층 구조물(St3)이 형성된다(참고: 도 2, 도 3 및 도 9). 제 2 마스크(M2)가 제 1 영역(B1)을 지나 부분적으로 측면으로 제 1 층(S1)에 접해 연장되기 때문에, 제 1 층(S1) 및 제 2 층(S2)으로부터 하나의 계단(Stu)이 형성된다(참고: 도 9). 제 2 마스크(M2)는 제 2 영역(B2)를 지나 연장된다. 제 1 영역(B1) 및 제 2 영역(B2) 외부에서 제 2 마스크(M2)에 의해 보호되는 제 2 층(S2)의 부분은 전기 접속부로서 사용된다.
주입에 의해, 제 2 층 구조물(St2) 및 제 3 층 구조물(St3)내의 제 3 층(S3)의 도펀트 농도가 약 1021㎝-3으로 증가된다. 이것을 위해 제 2 마스크(M2)가 유지된다. 그리고 나서, 예컨대 HF에 의한 에칭에 의해 제 2 마스크(M2)가 제거된다.
그 다음에, 실리콘 질화물이 약 80nm의 두께로 증착된다(도 4 참고). SiO2의 증착 및 구조화에 의해, 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터 및 제 4 트랜지스터가 형성되는 제 5 영역(B5)을 커버하지 않는 제 3 마스크(도시되지 않음)가 형성된다(도 10 참고). 그리고 나서, 예컨대 CF4/CHF3/He에 의해 실리콘 질화물이 SiO2에 대해 선택적으로 에칭됨으로써, 제 1 절연 구조물(I1)이 형성된다. 상기 제 1 절연 구조물(I1)은 제 5 영역(B5)내에서 스페이서 형상을 가지며 제 5 영역(B5) 외부에서 일치하는 형상을 갖는다(참고: 도 4 및 도 5). 그리고 나서, 약 600℃의 온도 및 약 106Pa의 압력에서 낮은 온도 버짓을 가진 열에 의한 산화에 의해 제 2 절연 구조물(I2)이 형성된다(참고: 도 5). 그리고 나서, 실리콘 질화물이 예컨대 H3PO에 의해 습식 에칭되고, 제 3 마스크가 예컨대 HF에 의한 습식 에칭에 의해 제거된다. 열에 의한 산화에 의해 게이트 유전체(Gd)가 성장된다. 게이트 유전체(Gd)는 제 1 절연 구조물(I1)의 부분이 제 5 영역(B5)의 내부에 배치되었던 장소에 형성된다.
그리고 나서, 원래의 장소에서 도핑된 폴리실리콘이 증착된다. 제 3 영역(B3) 및 제 4 영역(B4)을 커버하는 제 4 포토 레지스트 마스크(MF4)를 이용해서 폴리실리콘이 예컨대 Cl2/CHF3에 의해 에칭됨으로써, 제 1 층 구조물(St1)의 마주 놓인 에지에 스페이서형 제 1 게이트 전극(Ga1)이, 제 2 층 구조물(St2)의 마주 놓인 에지에 스페이서형 제 2 게이트 전극(Ga2)이, 제 3 층 구조물(St3)의 마주 놓인 에지에 스페이서형 제 3 게이트 전극(Ga3)이 그리고 제 4 층 구조물(S4)의 마주 놓인 에지에 스페이서형 제 4 게이트 전극(Ga4)이 형성된다. 제 4 포토 레지스트 마스크(MF4) 하부의 폴리실리콘은 제 3 게이트 전극(Ga3)을 제 4 게이트 전극(Ga4)에 접속시키는 제 1 콘택면으로, 그리고 제 1 게이트 전극(Ga1)을 제 2 게이트 전극(Ga2)에 접속시키는 제 2 콘택면으로 사용된다. 제 1 콘택면상에는 나중에 제 1 콘택(K1)이, 그리고 제 2 콘택면상에는 제 2 콘택(K2)이 형성된다.
제 2 절연 구조물(I2)은 제 1 게이트 전극(Ga1)과 제 2 층(S2)에 의해, 제 2 게이트 전극(Ga2)과 제 1 층(S1)에 의해, 제 3 게이트 전극(Ga3)과 제 1 층(S1)에 의해, 그리고 제 4 게이트 전극(Ga4)과 제 2 층(S2)에 의해 형성된 용량을 감소시킨다.
제 1 영역(B1) 및 제 2 영역(B2)의 치수는 폴리실리콘이 에칭 후에 상기 영역을 커버하도록 선택되었다(참고 도 6).
그리고 나서, SiO2가 약 300nm의 두께로 증착되고 예컨대 Cl2/CHF3에 의해 에칭됨으로써, 제 1 게이트 전극(Ga1), 제 2 게이트 전극(Ga2), 제 3 게이트 전극(Ga3) 및 제 4 게이트 전극(Ga4)을 커버하는 제 3 절연 구조물(I3)이 형성된다. 그 다음에, 실리콘 질화물이 약 200nm의 두께로 증착된다. 제 5 포토 레지스트 마스크(도시되지 않음)를 이용해서 콘택용 홈이 형성된다. 이 경우 예컨대 CF4/CHF3/H2에 의해 실리콘 질화물이 SiO2에 대해 선택적으로 에칭된다. SiO2로 이루어진 제 3 절연 구조물(I3)은 에칭 스톱으로 사용된다. 제 1 콘택(K1)에 대해 홈이 제 1 콘택면까지 형성된다. 제 2 콘택(K2)에 대해 홈이 제 2 콘택면까지 형성된다. 제 3 콘택(K3)에 대해 계단(Stu)을 커버하는 홈이 형성된다. 제 4 콘택(K4)에 대해 제 2 마스크(M2)에 의해 원래 커버된 장소에서 홈이 제 1 트랜지스터의 제 1 소오스/드레인 구역에 대한 전기 접속부로 사용되는 제 2 층(S2)의 일부까지 형성된다. 제 5 콘택(K5)에 대해 홈이 제 3 트랜지스터의 제 1 소오스/드레인까지 형성된다. 제 6 콘택(K6)에 대해 홈이 제 2 트랜지스터의 제 1 소오스/드레인 구역까지 형성된다. 제 7 콘택(K7)에 대해 홈이 제 4 트랜지스터의 제 1 소오스/드레인 구역까지 형성된다. 제 8 콘택(K8)에 대해 홈이 제 1 트랜지스터의 제 2 소오스/드레인 구역까지 형성된다.
티탄이 약 100nm의 두께로 증착되고 선택적으로 실리화됨으로써, 콘택 구조물(Ks)이 형성된다. 나머지 티탄은 예컨대 CCl2F2/NF3에 의해 제거된다.
알루미늄이 약 400nm의 두께로 증착됨으로써, 콘택(K1), (K2), (K3), (K4), (K5), (K6), (K7), (K8)이 형성된다. 그리고 나서, 알루미늄이 구조화됨으로써, 제 7 콘택(K7)과 제 8 콘택(K8)을 서로 접속시키는 제 1 도전 구조물(L1), 및 제 5 콘택(K5)과 제 6 콘택(K6)을 서로 접속시키는 제 2 도전 구조물(L2)이 형성된다(참고: 도 6). 콘택 구조물(Ks)은 콘택(K1), (K2), (K3), (K4), (K5), (K6), (K7), (K8)의 전기 저항을 감소시킨다.
제 4 트랜지스터는 NAND-게이트를 형성한다(참고: 도 12). 제 1 콘택(K1)은 제 1 입력 전압 단자(UIN1)에 접속된다. 제 2 콘택(K2)은 제 2 입력 전압 단자(UIN2)에 접속된다. 제 3 콘택(K3)은 출력 전압 단자(UOUT)에 접속된다. 제 4 콘택(K4)은 제 1 전압 단자(USS)에 접속된다. 제 2 도전 구조물(L2)은 제 2 전압 단자(UDD)에 접속된다.
본 발명의 범주에서 실시예의 많은 변형이 가능하다. 특히, 전술한 층, 구역, 영역 및 구조물의 치수는 필요에 따라 조절될 수 있다. 동일한 것이 제시된 도펀트 농도에도 적용된다. 제 2 절연 구조물은 증착 방법에 의해서도 형성될 수 있다.
절연 구조물은 다른 절연 재료로도 형성될 수 있다. 도핑된 폴리실리콘 대신에 예컨대 금속 규화물 및/또는 금속이 사용될 수도 있다.
본 발명에 의해, 향상된 회로 특성을 가진, 적어도 4개의 트랜지스터를 포함하는 회로 장치가 제공된다.
Claims (10)
- - 트랜지스터가 수직 MOS 트랜지스터이고,- 제 1 트랜지스터 및 제 4 트랜지스터가 제 2 트랜지스터 및 제 3 트랜지스터에 대해 상보형이고,- 제 1 트랜지스터와 제 4 트랜지스터가 직렬로 그리고 제 1 전압 단자(USS)와 출력 전압 단자(UOUT) 사이에 접속되고,- 제 2 트랜지스터 및 제 3 트랜지스터가 병렬로 그리고 출력 전압 단자(UOUT)와 제 2 전압 단자(UDD) 사이에 접속되고,- 제 3 트랜지스터의 게이트 전극(Ga3) 및 제 4 트랜지스터의 게이트 전극(Ga4)이 제 1 입력 전압 단자(UIN1)에 접속되고,- 제 1 트랜지스터의 게이트 전극(Ga1) 및 제 2 트랜지스터의 게이트 전극(Ga2)이 제 2 입력 전압 단자(UIN2)에 접속되고,- 트랜지스터의 채널 층(Ka1, Ka2, Ka3, Ka4) 및 각각의 트랜지스터의 적어도 하나의 소오스/드레인 구역(3S/D1, 2S/D1, 4S/D1, 1S/D2)을 포함하는 층 구조물(St1, St2, St3, St4)이 제공되고,- 층 구조물(St1, St2, St3, St4)이 에지를 가지며, 상기 에지에 채널 층(Ka1, Ka2, Ka3, Ka4)이 접하고 상기 에지는 적어도 채널 층(Ka1, Ka2, Ka3, Ka4)의 영역에 게이트 유전체(Gd)를 포함하며, 트랜지스터의 게이트 전극(Ga1, Ga2, Ga3, Ga4)이 상기 게이트 유전체(Gd)에 접하고,- 제 1 트랜지스터의 채널 층(Ka1) 및 제 4 트랜지스터의 채널 층(Ka4)이 동일한 높이에 배치되고,- 제 2 트랜지스터의 채널 층(Ka2) 및 제 3 트랜지스터의 채널 층(Ka3)이 동일한 높이에 배치되고,- 제 1 트랜지스터의 채널 층(Ka1) 및 제 2 트랜지스터의 채널 층(Ka2)이 상이한 높이에 배치되는 것을 특징으로 하는 4개 이상의 트랜지스터를 가진 회로 장치.
- 제 1항에 있어서,- 제 2 트랜지스터의 제 1 소오스/드레인 구역(2S/D1)이 제 2 트랜지스터의 채널 층(Ka2) 상부에 배치되고,- 제 3 트랜지스터의 제 1 소오스/드레인 구역(3S/D1)이 제 3 트랜지스터의 채널 층(Ka3) 상부에 배치되고,- 제 4 트랜지스터의 제 1 소오스/드레인 구역(4S/D1)이 제 4 트랜지스터의 채널 층(Ka4) 상부에 배치되고,- 제 1 트랜지스터의 제 2 소오스/드레인 구역(1S/D2)이 제 1 트랜지스터의 채널 층(Ka1) 상부에 배치되고,- 제 1 트랜지스터의 제 2 소오스/드레인 구역(1S/D2)이 제 1 도전 구조물(L1)을 통해 제 4 트랜지스터의 제 1 소오스/드레인 구역(4S/D1)에 접속되고,- 제 2 트랜지스터의 제 1 소오스/드레인 구역(2S/D1)이 제 2 도전 구조물을 통해 제 3 트랜지스터의 제 1 소오스/드레인 구역(3S/D1)에 그리고 제 2 전압 단자에 접속되고,- 제 2 트랜지스터의 제 2 소오스/드레인 구역(2S/D2) 및 제 3 트랜지스터의 제 2 소오스/드레인 구역(3S/D2)이 서로의 내부로 이어지는 것을 특징으로 하는 회로 장치.
- 제 1항 또는 2항에 있어서,제 1 트랜지스터를 제 2 트랜지스터에, 제 2 트랜지스터를 제 3 트랜지스터에, 제 3 트랜지스터를 제 4 트랜지스터에 그리고 제 4 트랜지스터를 제 1 트랜지스터에 접속시키는 접속 라인이 4각형이거나 직선인 것을 특징으로 하는 회로 장치.
- 제 2항에 있어서,- 제 3 트랜지스터의 제 2 소오스/드레인 구역(3S/D2) 및 제 4 트랜지스터의 제 2 소오스/드레인 구역(4S/D2)이 제 3 트랜지스터 및 제 4 트랜지스터를 지나 연장되어 하나의 계단(Stu)를 형성하고,- 출력 전압 단자(UOUT)의 콘택(K3)이 상기 계단(Stu)에 배치되는 것을 특징으로 하는 회로 장치.
- 제 3항에 있어서,- 제 3 트랜지스터의 제 2 소오스/드레인 구역(3S/D2) 및 제 4 트랜지스터의 제 2 소오스/드레인 구역(4S/D2)이 제 3 트랜지스터 및 제 4 트랜지스터를 지나 연장되어 하나의 계단(Stu)를 형성하고,- 출력 전압 단자(UOUT)의 콘택(K3)이 상기 계단(Stu)에 배치되는 것을 특징으로 하는 회로 장치.
- 제 1항 또는 2항에 있어서,- 제 1 입력 전압 단자(UIN1)의 콘택(K1)이 제 3 및 제 4 트랜지스터 사이에 배치되고,- 제 2 입력 전압 단자(UIN2)의 콘택(K2)이 제 1 트랜지스터 및 제 2 트랜지스터 사이에 배치되는 것을 특징으로 하는 회로 장치.
- - 적어도 하나의 제 1 도전 타입으로 도핑된 제 1 층(S1), 그 위에 배치된, 제 1 도전 타입과 반대인 제 2 도전 타입으로 도핑된 제 2 층(S2), 그 위에 배치된, 제 1 도전 타입으로 도핑된 제 3 층(S3) 및 그 위에 배치된, 제 2 도전 타입으로 도핑된 제 4 층(S4)을 포함하는 층 연속체가 형성되고,- 2개의 층 구조물(St1, St4)을 형성하기 위해 층 연속체가 구조화되며, 적어도 제 3 층(S3)까지 에칭되고,- 제 2의 부가 층 구조물(St1, St3)을 형성하기 위해 층 연속체가 구조화되며, 적어도 제 2 층(S2)까지 에칭되고,- 2개의 층 구조물(St1, St4)의 에지가 적어도 제 3 층(S3)의 영역에 게이트 유전체(Gd)를 포함하며 그것에 접하도록 게이트 전극(Ga1, Ga4)이 형성되고,- 2개의 부가 층 구조물(St2, St3)의 에지가 적어도 제 2 층(S2)의 영역에 게이트 유전체(Gd)를 포함하며 그것에 접하도록 게이트 전극(Ga2, Ga3)이 형성되고,- 층(S1, S2, S3, S4)의 부분 및 게이트 전극(Ga1, Ga2, Ga3, Ga4)이 접속됨으로써, 층 구조물(St1, St2, St3, St4)이 수직 트랜지스터의 부분인 회로장치가 형성되고, 제 1 트랜지스터 및 제 4 트랜지스터가 직렬로 그리고 제 1 전압 단자(USS)와 출력 전압 단자(UOUT) 사이에 접속되고, 제 2 트랜지스터 및 제 3 트랜지스터가 병렬로 그리고 출력 전압 단자(UOUT)와 제 2 전압 단자(UDD) 사이에 접속되고, 제 3 트랜지스터 및 제 4 트랜지스터에 할당된 2개의 게이트 전극(Ga3, Ga4)이 제 1 입력 전압 단자(UIN1)에 접속되고, 제 1 트랜지스터 및 제 2 트랜지스터에 할당된 2개의 부가 게이트 전극(Ga1, Ga2)이 제 2 입력 전압 단자(UIN2)에 접속되는 것을 특징으로 하는 4개 이상의 트랜지스터를 가진 회로 장치의 제조 방법.
- 제 7항에 있어서,스페이서(Sp1, Sp2)가 제 1 마스크로 사용되는 에칭 공정에 의해 층 구조물(St1, St2, St3, St4)이 형성되는 것을 특징으로 하는 제조 방법.
- 제 8항에 있어서,- 스페이서(Sp1, Sp2)의 형성을 위해 제 1 보조층(H1)이 형성되며, 에지(Kn1, Kn2)가 형성되도록 구조화되고,- 구조화된 제 1 보조층(H1)의 형성 후에 제 2 보조층이 형성되어 에칭됨으로써, 제 1 보조층(H1)의 에지(Kn1, Kn2)에 접하도록 제 2 보조층으로부터 스페이서(Sp1, Sp2)가 형성되는 것을 특징으로 하는 제조 방법.
- 제 8항 또는 9항에 있어서,- 스페이서(Sp1, Sp2) 중 제 1 스페이서(Sp1)가 제 1 직사각형 영역(B1)의 가장자리를 따라 형성되고,- 스페이서(Sp1, Sp2) 중 제 2 스페이서(Sp2)가 제 2 직사각형 영역(B2)의 가장자리를 따라 형성되고,- 후속해서, 제 1 영역(B1)에 횡으로 중첩된 제 3 영역(B3)에서 제 1 스페이서(Sp1)의 일부가 제거되고,- 제 2 영역(B2)에 횡으로 중첩된 제 4 영역(B4)에서 제 2 스페이서(Sp1)의 일부가 제거되고,- 후속해서 구조화된 보조층(H1)이 제거되고,- 후속해서 에칭에 의해 층 연속체의 적어도 2개의 층(S3, S4)의 부분이 제거되며, 이 때 제 1 스페이서(Sp1) 및 제 2 스페이서(Sp2)가 제 1 마스크로서 작용하고,- 후속해서 제 1 스페이서(Sp1) 및 제 2 스페이서(Sp2)가 제거되고,- 후속해서 제 1 영역(B1)의 제 1 절반을 커버하고 제 2 영역(B2)의 제 1 절반을 커버하는 제 2 마스크(M2)를 이용해서, 층 연속체의 하나의 층(S2)의 일부가 제거됨으로써, 제 1 영역 및 제 2 영역의 외부에 있는 제 1 층 및 제 2 층이 계단(Stu)을 형성하고,- 적어도 제 1 영역(B1)이 제 3 영역(B3)과 교차하는 영역, 및 제 2 영역(B2)이 제 4 영역(B4)과 교차하는 영역을 커버하는 제 1 절연 층(I1)이 형성되고,- 재료가 증착되고, 적어도 제 1 영역(B1)이 제 3 영역(B3)과 교차하는 영역, 및 제 2 영역(B2)이 제 4 영역(B4)과 교차하는 영역을 커버하는 제 4 마스크(MF4)를 이용해서 에칭됨으로써, 게이트 전극(Ga1, Ga2, Ga3, Ga4) 및 2개의 콘택면이 형성되고,- 출력 전압 단자(UOUT)의 콘택(K3)이 계단(Stu)에 중첩되도록 형성되는 것을특징으로 하는 제조 방법.
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