KR19990023583A - 전류 비교기 및 그 방법 - Google Patents

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KR19990023583A
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마이클 피이. 플라인
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윌리엄 비. 켐플러
텍사스 인스트루먼츠 인코포레이티드
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Abstract

제1 및 제2 전류 입력을 비교하기 위한 비교기(20, 30)는 제1 입력 노드에 결합되어,신호가 하이일 때 제1 전압 노드에서의 상기 제1 전류 입력에 대응하는 제1 전압 레벨을 생성하도록 동작가능한 제1 레지스터(43)를 갖는 제1 스테이지를 포함한다. 제2 레지스터(45)가 제공되고 제2 입력 노드에 결합되어,

Description

전류 비교기 및 그 방법
소비자 전자 제품의 발전은 고품위 텔레비젼(HDTV), 자기 기록 샘플링 검출기, 의학용 화상기, 및 원거리 통신과 케이블망용 디지털 전송 링크와 같은 응용에 있어 고속의 아날로그-디지털 변환기에 대한 필요성을 발생시키고 있다. 이와 같은 많은 응용은 보다 값비싼 BiCMOS이기보다는 CMOS(상보형 금속 산화물 반도체)로 구현된다.
플래시 아날로그-대-디지털 변환기(ADC)는 매우 고속인 변환을 실현하기 위해 사용되어 왔다. 아날로그 입력 전압은 선정된 수의 상승 기준 전압을 생성하는 레지스터 래더(ladder)에 결합된 평행한 2N-1 비교기에 제공된다. 비교기는 기준 전압 레벨과 비교하여 입력 전압 레벨에 따라 사이클릭 온도계 코드를 발생시킨다. 다음에, 사이클릭 온도계 코드는 디지털 출력을 생성하도록 디코드된다. 플래시 아날로그-대-디지털 변환기는 고속이기는 하나, 전형적으로 큰 면적을 차지하고 일반적으로 전력이 부족한 다수의 비교기를 필요로 한다.
따라서, 플래시 아날로그-대-디지털 변환기에서 요구되는 비교기의 수를 감소시키려는 기술이 간구되고 있다. 폴딩(folding)은 이러한 목적을 달성하는데 사용되는 아날로그 전처리 단계이다. 요구되는 비교기의 수는 폴딩 정도 만큼 감소된다. 폴드된 신호를 발생시키는데 사용되는 폴더는 전형적으로 교차-결합 차동쌍으로 구현된다. 보간은 동일한 수의 폴드된 신호를 발생시키는데 요구되는 폴더의 수를 감소시키기 위해, 중간의 폴드된 신호를 발생시키는 폴딩과 조합될 수 있는 다른 기술이다.
M. P. Flynn 등에 의한 문헌 「전류-모드 보간을 갖는 CMOS 폴딩 A/D 변환기」 CMOS Folding A/D Converters with Current-Mode Interpolation, IEEE Journal of Solid-State Circuits, Vol. 31, No. 9, September 1996 (이하에, Flynn 등)에 기술되어 있는 바와 같이, 차동쌍을 기본으로 하는 폴더 회로는 전류 분주기 회로에 의해 중간 폴드된 전류 신호를 발생시키기 위해 보간되는 폴드된 전류 신호를 발생시키는데 사용될 수 있다. Flynn 등은 참조로 여기에 일체화된다. 다음에, 전류 신호는 비교기에 제공되어, 사이클릭 온도계 코드를 생성시킨다. 과거의 비교기는 아날로그-대-디지털 변환기의 폴딩 및 보간 회로로부터 전류 레벨이 아닌 전압 레벨을 비교하는 동작을 한다. 따라서, 매우 고속으로 샘플링할 수 있는 전류 모드 비교기가 요구된다. 더우기, 많은 응용을 선택할 수 있는 기술과 호환하는 표준 CMOS 기술에 기초한 비교기를 제공하는 것이 요구된다.
따라서, 전류 모드 비교기의 필요성이 존재한다. 상기 전류 비교기에 대한 여러가지 기능상 및 동작상 필요 조건이 존재한다. 첫번째로는 매우 고속인 입력 전류 신호를 처리하고, 전형적으로 약 300 내지 400㎒인 고속의 샘플링을 가질 수 있는 것이다. 폴드된 전류 신호는 샘플링되지 않고 연속해서 유효하기 때문에, 상기 비교기는 매우 적은 틈, 즉 상기 입력 전류가 상기 비교기의 상태를 변경시킬 수 있는 최소한의 시간을 갖는 것이 요구된다. 바람직한 제2의 특성은 폴딩 및 보간 회로에 대한 최소의 잡음 킥백(noise kickback)을 갖고 거의 동일한 부하 또는 임피던스를 상기 폴드된 전류 입력에 제공하는 것이다. 더우기, 저전력 소비 및 작은 면적이 또한 요구된다.
본 발명에 따르면, 종래의 비교기 회로와 관련되는 단점을 제거하거나 또는 실질적으로 감소시키는 전류 비교기가 제공된다.
본 발명의 한 특징에서, 제1 및 제2 전류 입력을 비교하기 위한 비교기는 제1 및 제2 입력 노드에서 제1 및 제2 전류 입력을 수신하고, 제1 시간 주기 동안 상기 제1 및 제2 전류 입력의 전류 레벨을 추적하도록 동작가능한 제1 스테이지를 제공한다. 상기 제1 및 제2 전류 입력에 대응하여 제1 및 제2 전압 노드에서 상기 제1 시간 주기 동안 제1 및 제2 전압 레벨이 발생된다. 다음에, 상기 제1 시간 주기의 마지막 동안에 발생된 상기 제1 및 제2 전압 레벨은 제2 시간 주기 동안 래치된다. 상기 비교기의 제2 스테이지는 상기 제1 스테이지에 결합되어, 상기 래치된 제1 및 제2 전압 레벨을 수신하며, 상기 제1 및 제2 전압 레벨을 적절한 제1 및 제2 논리 레벨로 증폭시키며, 제1 및 제2 비교 출력 신호를 발생시키기 위해 상기 제1 및 제2 전압 레벨을 비교하고, 상기 제1 및 제2 비교 출력 신호를 래치시킨다.
본 발명의 다른 특징에서, 제1 및 제2 전류 입력을 비교하기 위한 비교기는 제1 입력 노드에 결합되어,신호가 하이일 때 제1 전압 노드에서 상기 제1 전류 입력에 대응하여 제1 전압 레벨을 생성하도록 동작가능한 제1 레지스터를 포함한다. 제2 레지스터는 제2 입력 노드에 결합되어,신호가 하이일 때 제2 전압 노드에서 제2 전류 입력에 대응하여 제2 전압 레벨을 생성하도록 동작가능하다. 한 쌍의 교차-결합된 트랜지스터는 CLK 신호가 하이일 때 상기 제1 및 제2 전압 노드에 결합되어, 상기 CLK 신호가 하이일 때 상기 제1 및 제2 전압 레벨을 래치하도록 동작가능하다. 제1의 차동 증폭기는 상기 제1 전압 노드에 결합되어, 비-반전 입력에서 상기 래치된 제1 전압 레벨 및 반전 입력에서 상기 래치된 제2 전압 레벨을 수신하고, CLK 신호가 하이일 때 제1의 증폭된 전압 레벨을 발생하도록 동작가능하다. 제2의 차동 증폭기는 상기 제2 전압 노드에 결합되어, 반전 입력에서 상기 래치된 제1 전압 레벨 및 비-반전 입력에서 상기 래치된 제2 전압 레벨을 수신하고, CLK 신호가 하이일 때 제2의 증폭된 전압 레벨을 발생하도록 동작가능하다. 한 쌍의 교차-결합된 NOR 게이트는 상기 제1 및 제2의 차동 증폭기에 결합되어, 상기 증폭된 제1 및 제2 전압 레벨을 래치하도록 동작가능하다.
본 발명의 또 다른 특징에서, 제1 및 제2 전류 입력을 비교하기 위한 방법은 제1 입력 노드에서 상기 제1 전류 입력을 수신하고,신호가 하이일 때 제1 전압 노드에서 상기 제1 전류 입력에 대응하여 제1 전압 레벨을 생성하고, 제2 입력 노드에서 상기 제2 전류 입력을 수신하고 CLK 신호가 하이일 때 제2 전압 노드에서 상기 제2 전류 입력에 대응하여 제2 전압 레벨을 생성하고, CLK 신호가 하이일 때 상기 제1 및 제2 전압 레벨을 래치시키는 것을 포함한다. 상기 래치된 제1 및 제2 전압 레벨은 레벨 쉬프트되고 증폭되며, 또한 비교된다. 상기 CLK 신호가 하이일 때 비교 출력이 발생된다.
본 발명의 기술적인 장점은 고속의 샘플링, 작은 틈, 업스트림 회로에 대한 저잡음 킥백, 및 낮은 공급 전압 레벨 상에서 적절하게 동작하는 능력을 포함한다. 더우기, 본 발명의 바람직한 실시예는 대부분 현재의 소비자 전자 제품의 기술과 호환하는 CMOS 기술로 구현된다.
도 1은 본 발명의 전류 비교기가 동작할 수 있는 아날로그-대-디지털 변환기를 폴딩하고 보간하는 전류 모드의 간략화된 블록도.
도 2는 본 발명의 가르침에 따라 구성된 전류 비교기의 상세한 개략도.
도 3은 본 발명의 가르침에 따른 전류 비교기의 제1 스테이지의 동작을 도시한 간략화된 타이밍도.
도 4는 본 발명의 가르침의 전류 비교기를 사용하는 디스크 구동 판독 채널 응용의 간략화된 블록도.
도면의 주요 부분에 대한 부호의 설명
10: 폴딩 및 보간 아날로그-디지털 변환기 12: 폴더
14: 판독 헤드 16: 보간 회로
18: 거친(coarse) 아날로그-대-디지털 변환기 20: 비교기
22: 비트 동기화기 24: 디코더
26: 비터비 검출기 30: 전류 비교기
32: 제1 스테이지 34: 제2 스테이지
36: 교차-결합된 n-채널 MOSFET(nMOS) 트랜지스터
본 발명의 바람직한 실시예는 도 1 내지 도 4에 도시되어 있으며, 유사한 참조 번호가 모든 도면에서 유사하고 대응하는 부분을 언급하는데 사용된다.
도 1을 참조하면, 본 발명의 가르침에 따라 구성된 폴딩(folding) 및 보간 아날로그-디지털 변환기(10)의 블록도가 도시되어 있다. 변환기(10)는, 입력 아날로그 전압 VIN을 수신하고, 예를 들어 레지스터 래더(ladder)(도시되어 있지 않음)로부터 유도되는 기준 전압 레벨을 상승시키는 폴더(12)를 포함한다. 변환기(10)의 정확성을 증가시키기 위해, 각각의 폴더(12)는 또한 비교를 위한 폴드된 전류 신호의 보수를 발생시킨다. 보간기 회로(16)는 폴더(12)에 결합되어, 폴드된 전류 신호 및 보수 전류 신호를 수신하여 보간되거나 또는 중간 폴드된 전류 신호 및 보수를 생성시킨다. 거친(coarse) 아날로그-대-디지털 변환기(18)는 최상위 비트(MSB)의 디지털 출력을 발생시키는데 사용된다. 보간 회로(16)에 의해 발생된 중간 폴드된 전류 신호 및 보수, 및 폴더(12)에 의해 발생된 본래의 폴드된 신호 및 보수는 다수의 비교기(20)에 의해 수신된다. 다음에, 비교기(20)는 사이클릭 온도계 코드를 발생시키고, 다음에 이는 디코더(24)에 의해 디코드되어 디지털 출력 신호를 발생한다. 거친 아날로그-대-디지털 변환기(18)에 결합되는 비트 동기화기(22)는 디지털 출력 신호의 최상위 비트 및 최하위 비트를 동기화하는데 사용된다. 변환기(10)의 예시적인 구현에 대한 보다 상세한 설명은 Flynn 등을 참조하여 알 수 있다.
도 2를 참조하면, 전류 비교기(30)의 개략도가 도시되어 있다. 전류 비교기(30)는 제1 스테이지(32) 및 제2 스테이지(34)를 포함한다. 제1 스테이지(32)는 래치로서 기능하는 한 쌍의 교차-결합된 n-채널 MOSFET(nMOS) 트랜지스터(36 및 37)를 포함하는데, 트랜지스터(36)의 드레인은 트랜지스터(37)의 게이트에 결합되고 트랜지스터(37)의 드레인은 트랜지스터(36)의 게이트에 결합된다. 트랜지스터(36 및 37)의 드레인 단자는 또한 레지스터(43 및 45)의 제1 단자에 각각 결합된다. 레지스터(43 및 45)의 제2 단자는 제1 전원 전압에 결합된다. 트랜지스터(36 및 37)의 소오스 단자는 함께 결합되고, 또한 nMOS 트랜지스터(38 및 39)의 드레인 단자에 결합된다. 트랜지스터(38 및 39)의 게이트 단자는 CLK 신호를 수신하도록 결합된다. 레지스터(43 및 45)의 제1 단자는 또한 nMOS 트랜지스터(40 및 42)의 드레인에 각각 결합되는데, 게이트 단자는신호에 모두 결합된다.신호는 주기성 클럭 파형인 CLK 신호의 반전이다. 트랜지스터(38 및 40)의 소오스 단자는 소오스 단자에서 제1 입력 전류 신호 IF+를 수신하는 nMOS 트랜지스터(44)의 드레인에 함께 결합된다. 트랜지스터(39 및 42)의 소오스 단자는 그 소오스 단자에서 제2 입력 전류 신호 IF-를 수신하는 nMOS 트랜지스터(46)의 드레인에 함께 결합된다. NMOS 트랜지스터(48 및 49)는 제1 입력 전류 신호와 제2 입력 전류 신호 및 제2 공급 전압 사이에 각각 결합된다. 또한, 전류 비교기(30)의 제1 스테이지(32)에 nMOS 트랜지스터인 버퍼(50 및 51)가 포함되는데, 게이트 단자는 레지스터(43 및 45)의 제1 단자에 각각 결합된다. 트랜지스터(50 및 52)의 드레인 단자는 제1 공급 전압에 각각 결합되고, 그 소오스는 전류 싱크(51 및 52)에 각각 결합된다.
제2 스테이지(34)는 제1 스테이지(32)에서의 전류 비교기의 버퍼 또는 드라이버(50 및 52)에 각각 결합된 제1 및 제2 증폭기(60 및 62)를 포함한다. 제1 증폭기(60)는 두개의 병렬 pMOS 트랜지스터(65 및 66)의 소오스 단자에 결합된 p-채널 MOSFET (pMOS) 트랜지스터(64)를 포함한다. 트랜지스터(64)의 게이트 단자는 선정된 바이어스 전압 VBIAS에 결합된다. 트랜지스터(65)의 드레인은 자신의 게이트에 또한 결합되는 nMOS 트랜지스터(68)의 드레인에 결합된다. 트랜지스터(66)의 드레인(노드 (67))은 nMOS 트랜지스터(69)의 드레인에 결합되는데, 게이트는 트랜지스터(68)의 게이트에 결합된다. 제2 증폭기(62)는 두개의 병렬 pMOS 트랜지스터(72 및 73)의 소오스 단자에 결합된 pMOS 트랜지스터(70)를 포함한다. 트랜지스터(70)의 게이트 단자는 바이어스 전압 VBIAS에 결합된다. 트랜지스터(73)의 드레인은 자신의 게이트에 또한 결합되는 nMOS 트랜지스터(75)의 드레인에 결합된다. 트랜지스터(72)의 드레인(노드(76))은 nMOS 트랜지스터(74)의 드레인에 결합되는데, 게이트는 트랜지스터(75)의 게이트에 결합된다. 리셋 트랜지스터(78 및 79)는 각각 증폭기(60 및 62)에 결합된다. 리셋 트랜지스터(79)는 트랜지스터(69)의 드레인에 결합된 드레인 및신호를 수신하도록 결합된 게이트를 갖는 nMOS 트랜지스터이다. 리셋 트랜지스터(78)는 또한 트랜지스터(74)의 드레인에 결합된 드레인 및신호를 수신하도록 결합된 게이트를 갖는 nMOS 트랜지스터(79)이다. 제1 증폭기(60)의 트랜지스터(65)의 게이트는 제2 증폭기(62)의 트랜지스터(72)의 게이트에 결합된다. 제2 증폭기(62)의 트랜지스터(73)의 게이트는 제1 증폭기(60)의 트랜지스터(66)의 게이트에 결합된다.
제1 및 제2 증폭기(60 및 62)는 또한 한 쌍의 교차-결합되는 NOR 게이트(80 및 82)에 결합된다. NOR 게이트(80)는 병렬로 결합된 nMOS 트랜지스터(86 및 87)에 결합되며, 직렬로 결합된 pMOS 트랜지스터(84 및 85)를 포함한다. NOR 게이트(82)는 병렬로 결합된 nMOS 트랜지스터(92 및 94)에 결합되며, 직렬로 결합된 pMOS 트랜지스터(89 및 90)를 포함한다. 트랜지스터(85 및 86)의 게이트는 함께 그리고 제1 증폭기(60)의 트랜지스터(66)의 드레인에 결합된다. 트랜지스터(84 및 87)의 게이트는 함께 그리고 NOR 게이트(82)의 트랜지스터(90)의 드레인에 결합된다. 트랜지스터(90 및 94)의 게이트는 함께 그리고 트랜지스터(72)의 드레인에 결합된다. 트랜지스터(89 및 92)의 게이트는 함께 그리고 NOR 게이트(80)의 트랜지스터(85)의 드레인에 결합된다.
동작시, 입력 전류 IF+및 IF-는, 스위치로서 기능하는 트랜지스터(40 및 42)가 하이신호에 의해 턴온될 때 레지스터(43 및 45) 양단에서 전압 V+ 및 V-로 변환된다. 트랜지스터(44 및 46)는 입력 노드에서 일정한 전압을 유지하고 제1 스테이지(32)의 나머지로부터 입력 노드를 격리시키도록 동작하는 캐스케이드(cascade)로서 기능한다. 더우기, 캐스케이드(44 및 46)는 폴더 회로와 같은 업스트림 회로를 고속으로 동작시키는 전류 비교기(30)로의 입력 임피던스를 낮춘다. 캐스케이드(44 및 46)는 그들을 턴온시키고 레지스터(43 및 45)로부터 아래로 및 스위치(40 및 42)를 통하여 전류가 흐르게 하는데 충분히 일정한 전압에 의해 바이어스된다. 트랜지스터(48 및 49)는 스위치(40 및 42)를 통해 각각 흐르는 전류와 입력 전류의 합이 그를 통해 흐르는 충분한 전압 레벨로 바이어스된다. 따라서, 레지스터(43) 양단의 전류는 트랜지스터(48)를 통해 흐르는 전류에서 입력 전류 IF+를 감산한 양이며, 레지스터(45) 양단의 전류는 트랜지스터(49)를 통해 흐르는 전류에서 입력 전류 IF-를 감산한 양이다. 트랜지스터(48 및 49)가 거의 동일한 크기이고 동일한 바이어스 전압에 의해 턴온되므로, 입력 전류들 간의 임의의 차이는 레지스터(43 및 45)를 통해 흐르는 전류, 및 다음에 전압 레벨 V+ 및 V-에 반영된다. 도 3에서 알 수 있듯이,하이(또는 CLK 로우)인 동안, 전류 비교기(30)의 제1 스테이지(32)는 V+ 및 V-가 입력 전류의 변화를 추적하는 트래킹 모드로 기능한다.
CLK가 하이일 때, 트랜지스터(40 및 42)는 스위치 오프되고, 트랜지스터(38 및 39)는 스위치 온되고, 레지스터(43 및 45)를 통해 흐르는 전류는 교차-결합된 래칭 트랜지스터(36 및 37)를 통해 리다이렉트(redirected)된다. 따라서, 도 3에서 알 수 있듯이, CLK가 하이일 때, 래칭 트랜지스터(36 및 37)는 제1 스테이지의 래칭 모드 동안에 전압 레벨 V+ 및 V-를 래치시킨다. CLK 하이의 나머지 부분 동안에, V+ 및 V-는 유효하다. 그러나, V+ 및 V-는 완전한 CMOS 논리 레벨은 아니다.
제1 스테이지(32)의 기술적인 장점은 극히 적은 틈(very narrow aperture)을 갖는다는 것, 즉 출력이 입력에 의해 영향을 받는 시간이 짧다는 것이다. 이는 전류 비교기가 입력 전류 레벨을 비교적 순간적으로 바라보고 그로부터 비교 출력을 발생시킬 수 있게 한다.
래치된 전압 레벨 V+ 및 V-는 트랜지스터(50 및 52)에 의해 각각 버퍼되고, 전류 비교기(30)의 제2 스테이지(34)에 제공된다. 트랜지스터(50 및 52)는 소오스 폴로우로서 작용하고 용량성 부하를 최소화시킨다. 버퍼(50 및 52)의 출력은 차동 입력을 갖는 두개의 증폭기(60 및 62)를 구동시킨다. V+를 수신하는 트랜지스터(65)의 게이트는 증폭기(60)의 비-반전 입력으로서 기능하고, V-를 수신하는 트랜지스터(66)의 게이트는 증폭기(60)의 반전 입력으로서 기능하며, V-를 수신하는 트랜지스터(73)의 게이트는 증폭기(62)의 비-반전 입력으로서 기능하고, V+를 수신하는 트랜지스터(72)의 게이트는 증폭기(62)의 반전 입력으로서 기능한다. 트랜지스터(64 및 70)는 증폭기(60 및 62)를 위한 전류원으로서 각각 기능한다.하이인 동안에(및 제1 스테이지(32)의 트랙킹 모드 동안에), 리셋 트랜지스터(78 및 79)는 모두 턴온되고 노드(67 및 76)을 각각 풀다운시킨다. 이 기능은 전류 비교기의 제1 스테이지(32)에 대한 히스테리시스 및 킥백(kickback)을 감소시키기 위해 교차-결합된 NOR 게이트(80 및 82)로의 입력을 효과적으로 리셋시킨다. CLK가 하이일 때, 제1 스테이지(32)로부터의 출력에 따라, 노드(67 또는 76)중 하나는 논리 레벨이 하이에 있다. 예를 들면, V+가 V-보다 높으면, 이 때 노드(67)는 하이이고 노드(76)는 로우이다. 노드(67) 또는 노드(76)에서의 하이 신호는 증폭기(60 또는 62)에 의해 증폭된 NOR 게이트(80 및 82)를 구동시키는데 충분한 레벨에 있다. 노드(67) 또는 노드(76)에서의 하이 신호는 교차-결합된 NOR 게이트(80 및 82)에 의해 래치되고, 디지털 논리 출력 VOUT+및 VOUT-로서 제공된다.
제2 스테이지의 구성으로부터 유도되는 기술적인 장점은 전류 비교기의 제1 스테이지에 대한 최소한의 킥백과, 제1 스테이지에 대한 감소된 히스테리시스 또는 메모리 효과이다. 더우기, nMOS 소오스 폴로우 및 pMOS 증폭기 입력의 결합은 낮은 공급 전압 동작, 예를 들면 2.5V를 허용한다. 추가로, 어떠한 복잡한 클럭 신호도 요구되지 않으며, 하나의 클럭 신호 및 그 보수만이 전류 비교기를 동작시키는데 요구된다.
소비자 전자 제품의 응용에 공통적으로 사용되는 표준 CMOS 기술과 호환되는 전류 비교기가 상기와 같이 구성된다. 그러나, 본 발명은 바이폴라 등과 같이 대안적인 반도체로도 구현될 수 있다. 본 발명의 전류 비교기(30)는 고속이고 극히 적은 틈, 저전력 소모, 업스트림 회로에 대한 최소한의 킥백, 동일한 부하를 업스트림 회로에 항상 제공하고, 간단한 클럭 신호 및 그 보수를 사용한다.
도 4는 본 발명의 전류 비교기를 사용할 수 있는 하드 디스크 드라이브 판독 채널(110)의 간략화된 블록도이다. 디스크 플래터(disk platter)(112)의 특정 섹터는 판독 헤드(114)에 의해 판독된다. 판독 채널(110)은 자동 이득 제어(AGC) 회로(116)에 결합된 전치 증폭기(115)를 포함하는데, 자동 이득 제어 회로(116)는 저역 통과 필터(LPF)(118), 샘플-홀드 회로(S/H)(120), 아날로그-대-디지털 변환기(ADC)(122), 유한 임펄스 응답(FIR) 필터, 비터비 검출기(PR4)(126), 및 신호를 더욱 조건화하는 판독 회로 모듈(128)에 결합된다. 이득 제어 회로(130)는 유한 임펄스 응답 필터(124)의 출력에 결합되어, 제어 신호를 자동 이득 제어 회로(116)에 제공한다. 더우기, 타이밍 회로(132)는 그 출력을 샘플-홀드 회로(120)에 공급하는 위상 동기 루프(PLL)(134)에 결합된다. 본 발명의 가르침에 따른 전류 비교기(30)는 많은 다른 응용 이외에도, 하드 디스크 드라이브 판독 채널(110)의 아날로그-대-디지털 변환기(122)에 사용될 수 있다.
판독 헤드(114)는 디스크 플래터(112)의 자속의 변화를 감지하여, 대응하는 아날로그 판독 신호를 발생시킨다. 판독 신호는 우선 전치 증폭기(115)에 의해 증폭되고, 또한 자동 이득 제어 회로(116)에 의해 적당한 레벨로 증폭된다. 자동 이득 제어 회로(116)는, 판독 신호의 증폭 또는 이득이 적당히 조정될 수 있도록 유한 임펄스 응답 필터(124)의 출력으로부터 피드백 제어 신호를 수신한다. 증폭된 아날로그 판독 신호는 원치않는 고주파 잡음을 제거하기 위해 신호를 필터링하는 저역 통과 필터(118)에 제공된다. 저역 통과 필터(118)는 또한 파형의 정형 및 진폭 부스팅을 제공할 수 있다. 다음에, 필터링된 판독 신호는 샘플-홀드 회로(120)에 제공된다. 샘플-홀드 회로(120)는 이산 시간으로 연속적인 시간 판독 신호를 동기적으로 샘플링하고 다음 샘플 시간까지 샘플링된 값을 보유한다. 위상 동기 루프(134)는 샘플 시간을 가리키는 클럭 신호를 제공함으로써 샘플-홀드 회로(120)를 제어한다. 회로(120)로부터의 출력은 이산 시간 아날로그 신호이다. 각각의 이산값은 신호가 회로(120)에 의해 샘플링된 시간에 필터링된 출력 신호의 값 또는 진폭에 대응한다.
아날로그-대-디지털 변환기(122)는 이산 시간 아날로그 신호를 수신하여 디지털 신호로 변환시킨다. 아날로그-대-디지털 변환기(122)는 폴딩 및 보간 기술을 이용한다. 보다 상세하게는, 아날로그-대-디지털 변환기(122)는 입력 아날로그 전압을 수신하고, 레지스터 래더(도시되어 있지 않음)로부터 유도된 기준 전압 레벨을 증가시키는 선정된 수의 폴더(도시되어 있지 않음)를 포함한다. 아날로그-대-디지털 변환기(122)의 정확성을 증가시키기 위해, 각각의 폴더는 비교를 위한 폴드된 전류 신호의 보수를 발생시킬 수 있다. 보간기 회로(도시되어 있지 않음)는 폴더에 결합되어, 보간되거나 또는 중간 폴드된 전류 신호 및 보수를 생성시킨다. 거친 아날로그-대-디지털 변환기(도시되어 있지 않음)는 최상위 비트의 디지털 출력을 발생시키는데 사용된다. 보간 회로에 의해 발생된 중간 폴드된 신호 및 보수, 및 폴더에 의해 발생된 본래의 폴드된 신호 및 보수는 본 발명의 다수의 전류 비교기(30)에 의해 수신된다. 다음에, 전류 비교기(30)는 사이클릭 온도계 코드를 발생시키고, 다음에 이는 디코더(도시되어 있지 않음)에 의해 디코드되어 디지털 출력 신호를 발생한다. 아날로그-대-디지털 변환기(10)의 예시적인 구현에 대한 보다 상세한 설명이 Flynn 등에 의한 문헌 「전류-모드 보간을 갖는 CMOS 폴딩 A/D 변환기」 CMOS Folding A/D Converters with Current-Mode Interpolation, IEEE Journal of Solid-State Circuits, Vol. 31, No. 9, September 1996을 참조하여 알 수 있다.
유한 임펄스 응답 필터(124)는 아날로그-대-디지털 변환기(122)로부터 디지털 출력을 수신하고 비터비 검출기(126)의 타겟 기능에 평활화되는 이산 평활 신호를 제공한다. 비터비 검출기(126)는 유한 임펄스 응답 필터(124)로부터 이산 평활 신호를 수신하고, 상기 신호를 분석하여 디스크 드라이브의 디스크/헤드 조립체(도시되어 있지 않음) 상에 저장된 데이터에 대응하는 출력 신호를 생성한다. 비터비 검출기(126)는 유한 임펄스 응답 필터(124)로부터의 이산 평활 신호에 의해 제공된 부분 응답 신호를 분석하기 위한 비터비 알고리즘를 구현하는 가장 유사한 검출기 또는 비터비 디코더이다. 다음에, 비터비 검출기(126)로부터의 출력은 하드 디스크 드라이브로부터 판독되는 사용자 데이터를 유도하기 위해 신호를 더욱 조건화하는 판독 모듈(128)에 제공된다. 하드 디스크 판독 채널의 아날로그-대-디지털 변환기는 본 발명의 전류 비교기의 단 하나의 응용에 불과하다. 전류 폴딩 및 보간 아날로그-대-디지털 변환기가 사용되는 다른 응용이 또한 본 발명의 전류 비교기를 유리하게 사용할 수 있다. 전류 비교기는, 플래시 아날로그-대-디지털 변환기와 같은 다른 유형의 변환기에도 역시 사용될 수 있다.
본 발명의 몇몇 실시예 및 그 장점이 상세히 설명되었지만, 변질, 변화, 대체, 변형, 수정, 변경, 및 교체가 본 발명의 가르침 및 첨부된 청구범위에 설명된 본 발명의 사상 및 범위를 벗어나지 않고 본 발명에서 이루어질 수 있다는 것을 알아야 한다.
본 발명의 기술적인 장점은 고속의 샘플링, 작은 틈, 업스트림 회로에 대한 저잡음 킥백, 및 낮은 공급 전압 레벨 상에서 적절하게 동작하는 능력을 포함한다. 더우기, 본 발명의 바람직한 실시예는 대부분 현재의 소비자 전자 제품의 기술과 호환하는 CMOS 기술로 구현된다.

Claims (10)

  1. 제1 및 제2 전류 입력을 비교하기 위한 비교기에 있어서,
    제1 및 제2 입력 노드에서 상기 제1 및 제2 전류 입력을 수신하고, 제1 시간 주기 동안 상기 제1 및 제2 전류 입력의 전류 레벨을 추적하고, 또한 제2 시간 주기 동안 제1 및 제2 전압 노드에서 상기 제1 시간 주기의 마지막 동안 발생된 상기 제1 및 제2 전류 입력에 대응하여 제1 및 제2 전압 레벨을 래치하도록 동작가능한 제1 스테이지, 및
    상기 제1 스테이지에 결합되어, 상기 래치된 제1 및 제2 전압 레벨을 수신하며, 상기 제1 및 제2 전압 레벨을 적절한 제1 및 제2 논리 레벨로 증폭시키며, 상기 제1 및 제2 전압 레벨을 비교하여 제1 및 제2 비교 출력 신호를 발생시키고, 상기 제1 및 제2 비교 출력 신호를 래치하도록 동작가능한 제2 스테이지
    를 구비하는 것을 특징으로 하는 비교기.
  2. 제1항에 있어서,
    상기 제1 스테이지는
    상기 제1 입력 노드에 결합되어, 상기 제1 시간 주기 동안 상기 제1 전압 노드에서 상기 제1 전압 레벨을 생성하도록 동작가능한 제1 레지스터,
    상기 제2 입력 노드에 결합되어, 상기 제1 시간 주기 동안 상기 제2 전압 노드에서 상기 제2 전압 레벨을 생성하도록 동작가능한 제2 레지스터, 및
    상기 제2 시간 주기 동안 상기 제1 및 제2 전압 노드에 결합되어, 상기 제1 및 제2 전압 레벨을 래치하도록 동작가능한 한 쌍의 교차-결합된 트랜지스터(a pair of cross-coupled transistors)를 구비하는 것을 특징으로 하는 비교기.
  3. 제2항에 있어서,
    상기 제1 스테이지는
    상기 제1 입력 노드와 상기 제1 레지스터 및 상기 교차-결합된 트랜지스터 사이에 결합된 제1 캐스케이드(first cascade), 및
    상기 제2 입력 노드와 상기 제2 레지스터 및 상기 교차-결합된 트랜지스터 사이에 결합된 제2 캐스케이드를 더 구비하는 것을 특징으로 하는 비교기.
  4. 제2항에 있어서,
    상기 제1 스테이지는
    상기 제1 입력 노드와 상기 제1 레지스터 간에 결합된 제1 스위치 -상기 제1 스위치는신호에 의해 제어됨-,
    상기 제2 입력 노드와 상기 제2 레지스터 간에 결합된 제2 스위치 -상기 제2 스위치는신호에 의해 제어됨-,
    상기 제1 입력 노드와 상기 교차-결합된 트랜지스터 간에 결합된 제3 스위치 -상기 제3 스위치는 CLK 신호에 의해 제어됨-, 및
    상기 제2 입력 노드와 상기 교차-결합된 트랜지스터 간에 결합된 제4 스위치 -상기 제4 스위치는 CLK 신호에 의해 제어됨- 를 더 구비하는 것을 특징으로 하는 비교기.
  5. 제1항에 있어서,
    상기 제1 스테이지는
    상기 제1 전압 노드와 상기 제2 스테이지 간에 결합된 제1 버퍼, 및
    상기 제2 전압 노드와 상기 제2 스테이지 간에 결합된 제2 버퍼를 구비하는 것을 특징으로 하는 비교기.
  6. 제1항에 있어서,
    상기 제1 스테이지는
    제1 공급 전압과 상기 제1 전압 노드 간에 결합된 제1 레지스터,
    상기 제1 전압 노드에 결합되어신호에 의해 제어되는 제1 스위치,
    상기 제1 스위치와 상기 제1 입력 노드 간에 결합되어, 캐스케이드로서 기능하도록 동작가능한 제1의 nMOS 트랜지스터,
    상기 제1 입력 노드와 제2 공급 전압 간에 결합된 제2의 nMOS 트랜지스터,
    상기 제1 전압 노드에 결합되는 한 쌍의 교차-결합된 nMOS 트랜지스터,
    상기 한 쌍의 교차-결합된 nMOS 트랜지스터와 상기 제1의 nMOS 트랜지스터 간에 결합되어, CLK 신호에 의해 제어되는 제2 스위치,
    상기 제1 전압 노드와 상기 제2 스테이지 간에 결합된 제1 버퍼,
    제1 공급 전압과 상기 제2 전압 노드 간에 결합된 제2 레지스터 -상기 한 쌍의 교차-결합된 nMOS 트랜지스터는 상기 제2 전압 노드에 결합됨-,
    상기 제2 전압 노드에 결합되어,신호에 의해 제어되는 제3 스위치,
    상기 제3 스위치와 상기 제2 입력 노드 간에 결합되어, 캐스케이드로서 기능하도록 동작가능한 제3의 nMOS 트랜지스터,
    상기 제2 입력 노드와 제2 공급 전압 간에 결합된 제4의 nMOS 트랜지스터,
    상기 한 쌍의 교차-결합된 nMOS 트랜지스터와 상기 제3의 nMOS 트랜지스터 간에 결합되어, CLK 신호에 의해 제어되는 제4 스위치, 및
    상기 제2 전압 노드와 상기 제2 스테이지 간에 결합된 제2 버퍼를 구비하는 것을 특징으로 하는 비교기.
  7. 제1항에 있어서,
    상기 제2 스테이지는
    상기 제1 스테이지에 결합되어, 비-반전 입력에서 상기 래치된 제1 전압 레벨 및 반전 입력에서 상기 래치된 제2 전압 레벨을 수신하고 제1의 증폭된 전압 레벨을 발생하도록 동작가능한 제1의 차동 증폭기(first differential amplifier),
    상기 제1 스테이지에 결합되어, 반전 입력에서 상기 래치된 제1 전압 레벨 및 비-반전 입력에서 상기 래치된 제2 전압 레벨을 수신하고 제2의 증폭된 전압 레벨을 발생하도록 동작가능한 제2의 차동 증폭기, 및
    상기 제1 및 제2의 차동 증폭기에 결합되어, 상기 증폭된 제1 및 제2의 전압 레벨을 래치하도록 동작가능한 한 쌍의 교차-결합된 CMOS NOR 게이트를 구비하는 것을 특징으로 하는 비교기.
  8. 제7항에 있어서,
    상기 제2 스테이지는
    상기 제1의 차동 증폭기에 결합되어,동안 상기 제1의 증폭된 전압 레벨을 리셋하도록 동작가능한 제1의 리셋 트랜지스터, 및
    상기 제2의 차동 증폭기에 결합되어,동안 상기 제2의 증폭된 전압 레벨을 리셋하도록 동작가능한 제2의 리셋 트랜지스터를 더 구비하는 것을 특징으로 하는 비교기.
  9. 제1 및 제2 전류 입력을 비교하는 방법에 있어서,
    제1 입력 노드에서 상기 제1 전류 입력을 수신하고,신호가 하이일 때 제1 전압 노드에서 상기 제1 전류 입력에 대응하여 제1 전압 레벨을 생성하는 단계,
    제2 입력 노드에서 상기 제2 전류 입력을 수신하고,신호가 하이일 때 제2 전압 노드에서 상기 제2 전류 입력에 대응하여 제2 전압 레벨을 생성하는 단계,
    CLK 신호가 하이일 때, 상기 제1 및 제2 전압 레벨을 래치하는 단계,
    상기 래치된 제1 및 제2 전압 레벨을 레벨 쉬프트하고 증폭하며, 상기 전압 레벨들을 비교하고, 상기 CLK 신호가 하이일 때 비교 출력을 발생시키는 단계, 및
    상기 비교 출력을 래치시키는 단계
    를 구비하는 것을 특징으로 하는 제1 및 제2 전류 입력을 비교하는 방법.
  10. 제1 및 제2 전류 입력을 비교하기 위한 비교기에 있어서,
    상기 제1 및 제2 전류 입력을 수신하고, 이에 응답하여 제1 시간 주기 동안 제1 및 제2 전압 레벨을 발생시킴으로써 상기 제1 및 제2 전류 입력을 추적하고, 또한 제2 시간 주기 동안 상기 제1 시간 주기의 마지막 동안 제시된 상기 제1 및 제2 전압 레벨을 래치하도록 동작가능한 제1 스테이지,
    상기 제1 스테이지에 결합되어, 상기 래치된 제1 및 제2 전압 레벨을 수신하고 증폭하도록 동작가능한 제1 및 제2 증폭기, 및
    상기 증폭된 제1 및 제2 전압 레벨을 수신하도록 동작가능한 상기 제1 및 제2 증폭기에 결합되어, 상기 증폭된 제1 및 제2 전압 레벨에 응답하여 비교 출력을 발생시키는 제2 스테이지 -상기 비교 출력은 상기 제1 시간 주기 동안 미리 리셋됨-
    를 구비하는 것을 특징으로 하는 제1 및 제2 전류 입력을 비교하기 위한 비교기.
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