KR19990017572A - 고집적 반도체 메모리 소자의 스토리지 노드 층 형성방법 - Google Patents
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Abstract
고집적 반도체 메모리 소자의 캐패시턴스를 증대시키기 위한 스토리지 노드 층의 형성방법이 개시된다. 개시된 방법은 억세스 트랜지스터의 상부를 덮는 층간 절연막의 소정부위에 형성된 콘택홀을 통하여 상기 억세스 트랜지스터의 활성영역과 접촉되고 상기 층간 절연막의 상부를 덮는 도우프드 폴리실리콘층을 형성하는 단계와, 상기 도우프드 폴리실리콘층을 실린더 캐패시터 형태의 스토리지 노드 층으로 만들기 위하여 사진식각공정을 부분적으로 수행하여 설정된 사이즈의 홈만을 상기 폴리실리콘층의 일부에 우선적으로 형성하는 단계와, 상기 홈이 형성되지 아니한 상기 폴리실리콘층의 상부에 있는 감광막을 제거한 후 사진식각공정을 수행하여 상기 스토리지 노드 층의 전체 모양 및 사이즈를 최종적으로 형성하는 단계를 가짐을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조에 관한 것으로, 특히 고집적 반도체 메모리 소자의 캐패시턴스를 증대시키기 위한 스토리지 노드 층의 형성방법에 관한 것이다.
통상적으로, 반도체 메모리 소자는 수요자의 요구에 부응하기 위해 고집적 및 고속화 되어지는 추세이다. 특히 컴퓨터의 메인 메모리로써 흔히 사용되는 다이나믹 랜덤 억세스 메모리는 타의 메모리 소자에 비해 보다 빠른 속도로 집적화되고 있다. 집적화에 따라 디자인 룰이 감소되어 메모리 셀의 사이즈는 축소된다. 하나의 억세스 트랜지스터와 하나의 스토리지 캐패시터로 이루어진 디램 셀에 있어서 셀 사이즈의 축소는 캐패시턴스의 감소를 유발시킨다. 따라서, 보다 작은 면적에서 보다 큰 용량을 가지는 캐패시터를 제조하기 위한 많은 연구가 본 분야에서 행해지고 있다.
캐패시터의 용량 즉 캐패시턴스를 증대시키기 위한 방법으로서는 두 개의 플레이트 전극사이에 인터포즈되는 유전체를 고유전 물질로 형성하거나, 플레이트 전극들간의 거리를 보다 좁게 하거나, 플레이트 전극을 형성하는 스토리지 노드의 표면적을 보다 크게 하는 방법들이 있다. 상기한 방법들중에서 스토리지 노드의 표면적을 보다 크게 하는 방법은 디자인 룰의 감소와 공정의 복잡성에 기인하여 패턴형성에 많은 어려움이 있다. 그러나 타의 방법들은 고유전체의 개발한계 및 제조공정상의 어려움에 직면하여 제한이 뒤따르기 때문에 스토리지 노드의 표면적을 보다 크게 하는 연구가 여전히 활성화되고 있다. 종래에는 심플박스형태의 스토리지 노드를 제조하기 위하여, 억세스 트랜지스터의 상부에 층간 절연막을 데포지션하고 그의 소정부위에 콘택홀을 형성한 다음, 상기 콘택홀을 통하여 억세스 트랜지스터의 활성영역과 접촉되고 상기 층간 절연막의 상부를 덮는 도우프드 폴리실리콘층을 비교적 두껍게 데포지션하여 이를 패터닝함으로써 캐패시터의 스토리지 노드를 제조하였다. 이러한 공정은 비교적 간단하나, 설정된 캐패시터의 용량을 얻기 위해서는 상기 스토리지 폴리인 도우프드 폴리실리콘층의 두께를 두껍게 하여야 하는 부담이 있다. 상기 도우프드 폴리실리콘층의 두께를 높이는 과정에서 데포지션 장비에 의해 발생되는 파티클이 층내에 침투되면 상기 스토리지 노드의 도전특성은 저하되는 문제점이 있다. 또한, 에칭공정에서 두꺼운 폴리의 패터닝은 시간적으로 부담이 된다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 캐패시터의 형성방법을 제공함에 있다.
본 발명의 다른 목적은 고집적 반도체 메모리 소자의 캐패시턴스를 증대시킬 수 있는 스토리지 노드 층의 형성방법을 제공함에 있다.
본 발명의 또 다른 목적은 폴리실리콘층의 두께를 크게 함이 없이도 고집적 반도체 메모리 소자의 캐패시턴스를 증대시킬 수 있는 스토리지 노드 층의 형성방법을 제공함에 있다.
도 1 내지 도 3은 본 발명의 일실시예에 따른 스토리지 노드 층 형성의 제조수순 단면도들.
도 4 내지 도 5는 본 발명의 또 다른 실시예에 따른 스토리지 노드 층 형성의 제조수순 단면도들.
상기의 목적들을 달성하기 위한 본 발명에 따른 스토리지 노드 층의 형성방법은, 억세스 트랜지스터의 상부를 덮는 층간 절연막의 소정부위에 형성된 콘택홀을 통하여 상기 억세스 트랜지스터의 활성영역과 접촉되고 상기 층간 절연막의 상부를 덮는 도우프드 폴리실리콘층을 형성하는 단계와, 상기 도우프드 폴리실리콘층을 실린더 캐패시터 형태의 스토리지 노드 층으로 만들기 위하여 사진식각공정을 부분적으로 수행하여 설정된 사이즈의 홈만을 상기 폴리실리콘층의 일부에 우선적으로 형성하는 단계와, 상기 홈이 형성되지 아니한 상기 폴리실리콘층의 상부에 있는 감광막을 제거한 후 사진식각공정을 수행하여 상기 스토리지 노드 층의 전체 모양 및 사이즈를 최종적으로 형성하는 단계를 가짐을 특징으로 한다.
이하 본 발명에 따른 바람직한 실시예의 설명이 첨부한 도면을 참조하여 설명될 것이다. 도면들중 동일한 참조번호들은 가능한 한 어느곳에서든지 동일한 재질 또는 동일층을 나타내고 있음을 유의하여야 한다.
도 1 내지 도 3에는 본 발명의 일실시예에 따른 스토리지 노드 층 형성의 제조수순 단면도들이 나타난다. 도 1에서, 반도체 기판 10에는 억세스 트랜지스터의 활성영역인 드레인 및 소오스가 형성되어 있는 부분이다. 여기서, 상기 트랜지스터의 게이트 절연막 및 게이트는 미도시 되었다. 층간 절연막 20 예컨대 산화막은 상기 기판 10의 상부를 덮어 결국 상기 억세스 트랜지스터의 게이트 상부를 커버하고 있다. 콘택홀 21은 배리드 콘택으로서 상기 층간 절연막 20의 소정부위에 형성된 다. 상기 소정부위는 상기 억세스 트랜지스터의 활성영역인 드레인 또는 소오스가 형성되어 있는 부분이다. 도우프드 폴리실리콘층 30이 상기 막 20의 상부에 전체적으로 데포지션되면, 상기 층 30은 상기 콘택홀 21을 통하여 상기 억세스 트랜지스터의 활성영역과 접촉되고 상기 층간 절연막 20의 상부를 덮게 된다. 도 1과 같은 단면을 만든 후에, 도 2와 같은 구조를 만들기 위한 공정이 진행된다. 도 2를 참조하면, 상기 도우프드 폴리실리콘층 30을 실린더 캐패시터 형태의 스토리지 노드 층 으로 만들기 위하여 설정된 사이즈의 홈 31만을 상기 폴리실리콘층 30의 일부에 우선적으로 형성하는 것이 보여진다. 이를 위해서는 감광막으로서의 포토 레지스트 40를 도포하고 노광 및 현상을 포함하는 사진공정을 수행한 후 건식식각공정을 차례로 수행한다. 그럼에 의해, 실린더 캐패시터 형태의 스토리지 노드 층의 홈 31이 만들어 진다. 상기 스토리지 노드 층의 전체 모양 및 사이즈는 후속되는 도 3에서의 공정에 의해 제조된다. 도 3을 참조하면, 상기 홈 31이 형성되지 아니한 상기 폴리실리콘층 30의 상부에 있는 감광막 40을 제거한 후 사진식각공정을 수행하여 상기 스토리지 노드 층 32의 전체 모양 및 사이즈를 최종적으로 형성하는 것이 나타난다. 이를 위해서는 감광막으로서의 포토 레지스트 50를 도포하고 노광 및 현상을 포함하는 사진공정을 수행한 후 건식식각공정을 차례로 수행한다. 이에 따라 캐패시터의 사이즈는 심플박스타입에 비해 커지므로 상기 도우프드 폴리실리콘층 30의 두께를 종래의 폴리실리콘층의 두께보다 얇게 할 수 있다. 그럼에 의해, 데포지션 장비에 의해 발생되는 파티클이 층내에 침투될 확률이 적어진다. 또한, 에칭공정이 두 번에 걸쳐 진행되므로 폴리층의 패터닝에 부담이 적어진다.
도 4 내지 도 5는 본 발명의 또 다른 실시예에 따른 스토리지 노드 층 형성의 제조수순 단면도들이 나타나 있다. 도 4는 도 2의 홈 31을 만들지 아니한 상태에서 상기 도 3의 공정을 진행하는 것이다. 즉, 상기 스토리지 노드 층 32의 전체 모양 및 사이즈를 먼저 형성하는 것이다. 그리고 도 5에서 상기 홈 31이 만들어진다. 마찬가지로, 상기 도우프드 폴리실리콘층 30의 두께는 종래의 폴리실리콘층의 두께보다 얇게 된다. 그럼에 의해, 데포지션 장비에 의해 발생되는 파티클이 층내에 침투될 확률이 적어지며, 에칭공정이 두 번에 걸쳐 진행되므로 폴리층의 패터닝에 부담이 적어진다.
상기한 설명은 하부 캐패시터의 전극을 예로써 들어 설명하였지만, 본 발명은 여기에 국한되지 않으며 다양한 변경과 변형이 가능함은 물론이다.
상술한 바와 같이 본 발명에 의하면, 폴리실리콘층의 두께를 크게 함이 없이도 고집적 반도체 메모리 소자의 캐패시턴스를 증대시킬 수 있는 효과가 있다.
Claims (2)
- 반도체 소자의 스토리지 노드 층의 형성방법에 있어서, 억세스 트랜지스터의 상부를 덮는 층간 절연막의 소정부위에 형성된 콘택홀을 통하여 상기 억세스 트랜지스터의 활성영역과 접촉되고 상기 층간 절연막의 상부를 덮는 도우프드 폴리실리콘층을 형성하는 단계와, 상기 도우프드 폴리실리콘층을 실린더 캐패시터 형태의 스토리지 노드 층으로 만들기 위하여 사진식각공정을 부분적으로 수행하여 설정된 사이즈의 홈만을 상기 폴리실리콘층의 일부에 우선적으로 형성하는 단계와, 상기 홈이 형성되지 아니한 상기 폴리실리콘층의 상부에 있는 감광막을 제거한 후 사진식각공정을 수행하여 상기 스토리지 노드 층의 전체 모양 및 사이즈를 최종적으로 형성하는 단계를 가짐을 특징으로 하는 방법.
- 반도체 소자의 스토리지 노드 층의 형성방법에 있어서, 억세스 트랜지스터의 상부를 덮는 층간 절연막의 소정부위에 형성된 콘택홀을 통하여 상기 억세스 트랜지스터의 활성영역과 접촉되고 상기 층간 절연막의 상부를 덮는 도우프드 폴리실리콘층을 형성하는 단계와, 상기 폴리실리콘층의 상부일부에 감광막을 형성한 후 사진식각공정을 수행하여 스토리지 노드 층의 전체 모양 및 사이즈를 먼저 형성하는 단계와, 상기 도우프드 폴리실리콘층을 실린더 캐패시터 형태의 스토리지 노드 층으로 만들기 위하여 사진식각공정을 부분적으로 수행하여 설정된 사이즈의 홈만을 상기 폴리실리콘층의 일부에 형성하는 단계를 가짐을 특징으로 하는 방법.
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| KR19990017572A true KR19990017572A (ko) | 1999-03-15 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100587034B1 (ko) * | 1999-07-28 | 2006-06-07 | 주식회사 하이닉스반도체 | 디램의 커패시터 제조방법 |
| KR100593130B1 (ko) * | 1999-08-17 | 2006-06-26 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
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1997
- 1997-08-25 KR KR1019970040550A patent/KR19990017572A/ko not_active Application Discontinuation
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| KR100593130B1 (ko) * | 1999-08-17 | 2006-06-26 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
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