KR19990005881A - 플래쉬 메모리 장치 - Google Patents
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Abstract
1.청구범위에 기재된 발명이 속한 기술분야
본 발명은 플래쉬 메모리셀의 리던던시 회로에서 플래그 셀의 데이터를 안정되고 정확하게 출력할 수 있도록 한 플래쉬 메모리 장치에 관한 것이다.
2.발명이 해결하려고 하는 기술적 과제
플래그 셀의 불안정한 래치 상태를 해결하고자 함.
3.발명의 해결방법의 요지
플래그 셀 각각의 출력 노드에 이퀄라이저 클럭을 입력으로 하는 PMOS 트랜지스터 및 이퀄라이저 회로를 병렬로 접속 구성함.
4.발명의 중요한 용도
플래쉬 메모리셀에서 불량난 어레이 셀의 어드레스를 기억하는 기억소자 또는 리페어 여부를 가억하는 플래그 회로 및 특정 데이터를 영구히 기억시키기 위한 기억소자에 사용된다.
Description
본 발명은 플래쉬 메모리 장치에 관한 것으로, 특히 플래쉬 메모리셀의 리던던시 회로(Redundancy circuit)에서 플래그 셀(Flag cell)의 데이터를 안정되고 정확하게 출력할 수 있도록 한 플래쉬 메모리 장치에 관한 것이다.
도 1은 종래의 플래쉬 메모리 장치의 회로도로서, 전원단자(Vcc) 및 접지단자(Vss) 간에 플래그 셀(1 및 2) 및 PMOS 트랜지스((P1 및 P2)에 의해 래치 회로로 구성되게 된다. 제 1 플래그 셀(1)의 출력인 제 1 노드(K1)와 제 2 플래그 셀(2)의 출력인 제 2 노드(K2)의 전위는 사용된 셀의 전류 비율에 따라 초기(initial) 상태로 래치(latch)되게 된다. 이후, 상기 제 1 및 제 2 플래그 셀(1 및 2)에 기억된 데이터에 의해 상기 제 1 노드(K1) 및 제 2 노드(K1)가 로우(Low) 또는 하이(High)상태로 래치되게 된다.
즉, 제 1 플래그 셀(1)이 프로그램 되어 있을 경우에는 출력단자(Vout)로 로우 상태의 신호가 출력되게 되고, 제 2 플래그 셀(2)이 프로그램 되어 있을 경우에는 출력단자(Vout)로 로우 상태의 데이터가 출력되게 된다.
그러나, 이러한 종래의 플래쉬 메모리 장치는 전원전압 상승(Power up), 고온(Hot temp.) 또는 상기 제 1 및 제 2 노드(K1 및 K2)로 흐르는 누설 전류(Leakage current)에 의해 각각의 플래그 셀에 저장된 데이터와 관계없이 상기 제 1 및 제 2 노드(K1 및 K2)를 불안정한 상태로 래치하게 된다. 이로 인해 출력단자(Vout)로 불량 데이터가 출력되는 단점이 있다.
즉, U.V셀의 문턱전압(Vt)이 1.5V 이고, 프로그램 된 셀의 문턱전압은 5V 라고 가정할 때, 전원전압의 상승 속도가 느릴 경우, U.V셀인 제 3 플래그 셀(3)의 문턱전압 이상으로 전원전압(Vcc)이 상승되기 이전에는 프로그램 된 제 1 플래그 셀(1)로 흐르는 접합 누설 전류가 제 2 플래그 셀(2)로 흐르는 전류보다 크게 된다. 이로 인해 제 1 노드(K1)의 전위는 로우 상태로 떨어지게 되고, 제 2 노드(K2)인 출력단(Vout)의 전위는 하이 상태로 되어 초기 래치 상태가 불안정하게 된다.
이를 해결하기 위해 종래에는 상기 제 1 및 제 2 플래그 셀(1 및 2)의 출력인 제 1 및 제 2 노드(K1 및 K2)간에 이퀄라이저 회로(3)를 접속 구성하여 제 2 플래그 셀(2)을 턴온 시키게 된다. 이러한 종래 기술은 일정 전압(3.2V 정도의 전압) 이상에서 이퀄라이저 펄스(Pulse)가 인가되어 이전에 잘못된 데이터를 래치하여도 이퀄라이저 회로(3)에 의해 원하는 로우 데이터(Low data)를 래치할 수 있게 된다. 그러나, 이퀄라저 펄스 폭이 작을 경우와, 이퀄라저 회로에 사용된 제 1 및 제 2 PMOS 트랜지스터(5 및 6)의 구동(Driving) 능력이 부족하거나 공정상의 문제로 인해 제 1 노드(K1)의 전압이 제 2 노드(K2)의 전압보다 낮을 경우, U.V셀이 턴온(Turn on)되지 않게되어 출력단으로 불안정한 데이터가 출력되는 단점이 있다.
따라서, 본 발명은 플래그 셀 각각의 출력 노드간에 이퀄라이저 펄스를 입력으로 하는 PMOS 트랜지스터 및 이퀄라이저 회로를 병렬로 접속하여 플래그 셀의 안정된 데이터를 래치 하도록 함으로써, 상술한 단점을 해결할 수 있는 플래쉬 메모리 장치를 제공하는 데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 전원단자 및 접지단자 간에 접속되는 래치회로에 의해 플래그 셀의 데이터를 래치 하도록 하는 플래쉬 메모리 장치에 있어서, 상기 래치회로의 플래그 셀 각각의 출력 노드간에 이퀄라이저 펄스를 입력으로 하는 PMOS 트랜지스터 및 이퀄라이저 회로가 병렬로 접속 구성되는 것을 특징으로 한다.
도 1은 종래의 플래쉬 메모리 장치의 회로도.
도 2는 본 발명에 따른 플래쉬 메모리 장치의 회로도.
도면의 주요 부분에 대한 부호의 설명
11, 12: 플래그 셀 14: 이퀄라이저 회로
13, 15, 16: PMOS 트랜지스터
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 플래쉬 메모리 장치의 회로도이다.
전원단자(Vcc) 및 접지단자(Vss) 간에 플래그 셀(1 및 2) 및 PMOS 트랜지스터(P1 및 P2)에 의해 플래그 셀(1 및 2)의 데이터를 래치하기 위한 래치 회로가 구성된다. 상기 래치회로의 제 1 플래그 셀(1)의 출력인 제 1 노드(K1)와 제 2 플래그 셀(2)의 출력인 제 2 노드(K2) 간에는 이퀄라이저 펄스(Pulse)를 입력으로 하는 제 3 PMOS 트랜지스터(13) 및 이퀄라이저 회로(14)가 병렬로 접속 구성되게 된다.
한편, 리던던시 워드라인 전압(VCCR)은 전원전압(Vcc)이 1V 정도일 때 인가되고, 이퀄라이저 펄스((Pulse)는 3.2V 정도의 전압에서 인가된다고 가정할 때, 리던던시 워드라인 전압(VCCR)이 제 1 플래그 셀(11)로 인가되면 상기 제 1 플래그 셀(11)의 데이터가 제 1 노드(K11)에 래치되게 된다. 그러나, 전원전압(Vcc)의 상승 속도가 느릴 경우, U.V셀인 제 2 플래그 셀(12)의 문턱전압 이상으로 전원전압(Vcc)이 상승되기 이전에는 프로그램 된 제 1 플래그 셀(11)로 흐르는 접합 누설 전류가 제 2 플래그 셀(12)로 흐르는 전류보다 크기 때문에 제 1 노드(K11)의 전압이 로우 상태로 떨어지게 되고, 제 2 노드(K12)인 출력단(Vout)에는 하이 상태로 래치되게 된다. 그러나, 이퀄라이저 펄스(Pulse)가 3.2V 정도의 전압에서 인가됨에 따라 이퀄라이저 회로(14)의 제 1 및 제 2 PMOS 트랜지스터(15 및 16)가 턴온되고, 제 1 및 제 2 노드(K11 및 K12)의 전위는 동일 레벨로 래치되게 된다. 그러나, 이퀄라이저 펄스(Pulse) 폭과 이퀄라이저 회로(14)의 제 1 및 제 2 PMOS 트랜지스터(15 및 16)의 구동 능력의 문제로 인해 이퀄라이저 회로(14)가 오동작하게 된다.
이를 해결하기 위해 본 발명에서는 제 1 및 제 2 노드(K11 및 K12) 간에 이퀄라저 펄스(Pulse)를 입력으로 하는 제 3 PMOS 트랜지스터(13)를 접속하게 된다. 이는 이퀄라저 펄스(Pulse)가 입력되기 이전에 제 1 및 제 2 노드(K11 및 K12)의 전위를 동일한 전위로 래치하여 플래그 셀의 데이터를 제 1 및 제 2 노드(K11 및 K12)로 안정되게 래치 하게 된다.
상술한 바와 같이 본 발명에 의하면 플래그 셀 각각의 출력 노드간에 이퀄라저 펄스를 입력으로 하는 PMOS 트랜지스터 및 이퀄라이저 회로를 병렬로 접속 구성 함으로써, 플래그 셀과 퓨즈 셀의 안정된 데이터 출력할 수 있는 탁월한 효과가 있다.
Claims (1)
- 전원단자 및 접지단자 간에 접속되는 래치회로에 의해 플래그 셀의 데이터를 래치 하도록 하는 플래쉬 메모리 장치에 있어서, 상기 래치회로의 플래그 셀 각각의 출력 노드간에 이퀄라이저 펄스를 입력으로 하는 PMOS 트랜지스터 및 이퀄라이저 회로가 병렬로 접속 구성되는 것을 특징으로 하는 플래쉬 메모리 장치.
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| KR1019970030099A KR100459946B1 (ko) | 1997-06-30 | 1997-06-30 | 플래그셀데이터의안정화출력장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019970030099A KR100459946B1 (ko) | 1997-06-30 | 1997-06-30 | 플래그셀데이터의안정화출력장치 |
Publications (2)
| Publication Number | Publication Date |
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| KR19990005881A true KR19990005881A (ko) | 1999-01-25 |
| KR100459946B1 KR100459946B1 (ko) | 2005-02-05 |
Family
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Country Status (1)
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Families Citing this family (1)
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1997
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