KR19990004916A

KR19990004916A - Capacitor of semiconductor device and manufacturing method thereof

Info

Publication number: KR19990004916A
Application number: KR1019970029076A
Authority: KR
Inventors: 이영철; 이정석
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1997-06-30
Filing date: 1997-06-30
Publication date: 1999-01-25

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION

본 발명은 반도체 제조 분야에 관한 것임.The present invention relates to the field of semiconductor manufacturing.

2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention

본 발명은 고집적 반도체 장치에 적용할 수 있도록 충분한 정전용량을 확보하면서 안정적인 구조를 가지는 반도체 장치의 캐패시터 및 그 제조방법을 제공하고자 함.The present invention is to provide a capacitor and a method of manufacturing the semiconductor device having a stable structure while ensuring sufficient capacitance to be applied to a highly integrated semiconductor device.

3. 발명의 해결방법의 요지3. Summary of Solution to Invention

본 발명은 다수개의 터널 구조를 가지는 캐패시터를 형성하여 충분한 표면적을 확보하며, 후속 공정시 안정된 구조를 취하는 캐패시터 구조 및 그를 제조하는 방법을 제공함.The present invention provides a capacitor structure having a plurality of tunnel structures to secure a sufficient surface area, taking a stable structure in a subsequent process and a method of manufacturing the capacitor structure.

4. 발명의 중요한 용도4. Important uses of the invention

DRAM의 캐패시터 제조에 이용됨.Used to manufacture capacitors in DRAM.

Description

Capacitor of semiconductor device and manufacturing method thereof

본 발명은 반도체 제조 분야에 관한 것으로, 특히 반도체 메모리 장치의 캐패시터 구조 및 그를 제조하는 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to the field of semiconductor manufacturing, and more particularly, to a capacitor structure of a semiconductor memory device and a method of manufacturing the same.

일반적으로, 반도체 장치의 고집적화와 더불어 고속 동작 특성을 확보하기 위하여 좁은 면적에서 큰 정전 용량을 가지는 캐패시터를 형성하는 기술이 요구되고 있다.In general, a technique for forming a capacitor having a large capacitance in a small area is required to secure high-speed operation characteristics as well as high integration of semiconductor devices.

도 1 내지 도 3에 종래 기술에 따라 형성된 DRAM의 캐패시터 구조를 도시하였다.1 to 3 illustrate a capacitor structure of a DRAM formed according to the prior art.

우선, 도 1은 단순 스택(stack)형 캐패시터를 도시한 것으로, 도면 부호 10은 실리콘 기판, 11은 층간 절연막, 12는 전하저장 전극, 13은 유전막, 14는 플레이트 전극을 각각 나타낸 것이다.First, FIG. 1 illustrates a simple stack type capacitor, wherein reference numeral 10 denotes a silicon substrate, 11 an interlayer insulating film, 12 a charge storage electrode, 13 a dielectric film, and 14 a plate electrode.

이러한 단순 스택형 캐패시터는 공정이 비교적 단순하고, 안정된 구조를 이룰 수 있지만, 고집적화된 DRAM의 동작에 필요한 충분한 정전용량을 확보할 수 없다는 문제점이 있다.Such a simple stacked capacitor has a relatively simple process and a stable structure, but has a problem in that sufficient capacitance required for operation of highly integrated DRAM cannot be secured.

다음으로, 도 2는 실린더(cylinder)형 캐패시터를 도시한 것으로, 도면 부호 20은 실리콘 기판, 21은 층간 절연막, 22는 전하저장 전극, 23은 유전막, 24는 플레이트 전극을 각각 나타낸 것이다.Next, FIG. 2 shows a cylinder type capacitor, wherein 20 is a silicon substrate, 21 is an interlayer insulating film, 22 is a charge storage electrode, 23 is a dielectric film, and 24 is a plate electrode.

도시된 실린더형 캐패시터는 3차원적인 구조로써 어느 정도의 정전용량을 확보할 수 있지만, 셀 지역과 주변 회로 지역간의 단차가 심화되어 후속 공정을 어렵게 만드는 문제점이 있었다.Although the illustrated cylindrical capacitor can secure a certain amount of capacitance as a three-dimensional structure, there is a problem in that a step between the cell region and the peripheral circuit region is deepened, thereby making subsequent processing difficult.

다음으로, 도 3은 핀(fin) 구조의 캐패시터를 도시한 것으로, 도면 부호 30은 실리콘 기판, 31은 층간 절연막, 32는 전하저장 전극, 33은 유전막, 34는 플레이트 전극을 도시한 것이다.Next, FIG. 3 illustrates a capacitor having a fin structure, in which reference numeral 30 denotes a silicon substrate, 31 an interlayer insulating film, 32 an electric charge storage electrode, 33 an dielectric film, and 34 a plate electrode.

도시된 핀형 캐패시터 역시 3차원적인 구조를 채용하여 정전용량 확보에는 유리한 측면이 있지만, 각 핀들의 기계적인 강도가 약해서 후속 세정 공정에서 부러질 우려가 있다.The pin-shaped capacitor shown also has a three-dimensional structure is advantageous to secure the capacitance, but the mechanical strength of each pin is weak, there is a risk of breaking in the subsequent cleaning process.

본 발명은 고집적 반도체 장치에 적용할 수 있도록 충분한 정전용량을 확보하면서 안정적인 구조를 가지는 반도체 장치의 캐패시터 및 그 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a capacitor of a semiconductor device having a stable structure and a method of manufacturing the same, while ensuring sufficient capacitance to be applied to a highly integrated semiconductor device.

도 1 내지 도 3은 종래 기술에 따라 형성된 캐패시터의 단면도.1 to 3 are cross-sectional views of capacitors formed in accordance with the prior art.

도 4a 내지 도 4e는 본 발명의 일실시예에 따른 캐패시터 제조 공정도.4a to 4e is a capacitor manufacturing process according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

40 : 실리콘 기판41 : 층간 절연막40 silicon substrate 41 interlayer insulating film

42 : 질화막43,45,47,52 : 폴리실리콘막42: nitride film 43, 45, 47, 52: polysilicon film

44,46 : 산화막48,50 : 포토레지스트 패턴44,46: oxide film 48,50: photoresist pattern

49 : 폴리실리콘막 스페이서 51 : 유전막49 polysilicon film spacer 51 dielectric film

상기와 같은 목적을 달성하기 위하여 본 발명의 캐패시터는 소정의 하부층이 형성된 반도체 기판상에 콘택되며, 그 내부에 다수의 터널 구조를 가지는 전하저장 전극; 콘택 부위를 제외한 상기 전하저장 전극의 표면을 따라 형성된 유전막; 및 상기 유전막 상에 형성된 플레이트 전극을 포함하여 이루어진다.In order to achieve the above object, a capacitor of the present invention includes a charge storage electrode contacted on a semiconductor substrate on which a predetermined lower layer is formed, and having a plurality of tunnel structures therein; A dielectric film formed along a surface of the charge storage electrode except for a contact portion; And a plate electrode formed on the dielectric layer.

본 발명의 캐패시터 제조방법은 소정의 하부층이 형성된 반도체 기판 상에 층간 절연막 및 상기 층간 절연막의 식각 방지막을 형성하는 단계; 상기 식각 방지막 및 상기 층간 절연막의 소정 부위를 선택적 식각하여 전하저장 전극 콘택홀을 형성하는 단계; 전체구조 상부에 전도막 및 희생막을 교대로 다수번 적층하되, 최상부에는 상기 전도막이 배치되도록 하는 단계; 상기 전도막 및 희생막을 선택적 식각하여 전하저장 전극의 제1 선폭을 한정하는 단계; 선택적 식각된 상기 전도막 및 희생막의 패턴 측벽 부위에 전도막 스페이서를 형성하는 단계; 상기 전도막 스페이서, 상기 전도막 및 희생막의 패턴을 선택적 식각하여 전하저장 전극의 제2 선폭을 한정하는 단계; 노출된 상기 희생막의 패턴을 제거하여 다수개의 터널을 형성하는 단계; 상기 식각 방지막을 제거하는 단계; 및 상기 터널 및 전체구조 표면에 유전막 및 플레이트 전극을 형성하는 단계를 포함하여 이루어진다.The capacitor manufacturing method of the present invention comprises the steps of forming an interlayer insulating film and an etch stop layer of the interlayer insulating film on a semiconductor substrate having a predetermined lower layer; Selectively etching predetermined portions of the etch stop layer and the interlayer insulating layer to form a charge storage electrode contact hole; Stacking a conductive film and a sacrificial film alternately a plurality of times on an entire structure, and having the conductive film disposed on a top thereof; Selectively etching the conductive layer and the sacrificial layer to define a first line width of the charge storage electrode; Forming a conductive spacer on a patterned sidewall of the selectively etched conductive layer and the sacrificial layer; Selectively etching patterns of the conductive spacers, the conductive layers, and the sacrificial layer to define a second line width of the charge storage electrode; Removing a pattern of the sacrificial layer to form a plurality of tunnels; Removing the etch stop layer; And forming a dielectric film and a plate electrode on the surface of the tunnel and the entire structure.

이하, 첨부된 도면 도 4a 내지 도 4e를 참조하여 본 발명의 일실시예를 상술한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings, FIGS. 4A to 4E.

우선, 도 4a에 도시된 바와 같이 소정의 하부층 공정을 마친 실리콘 기판(40) 상부에 소정의 층간 절연막(41)을 형성한다. 계속하여, 전체구조 상부에 질화막(42)을 증착한다. 질화막(42)은 이후의 희생 산화막 습식 식각시 하부의 층간 절연막(41)을 보호하기 위한 것이다. 계속하여, 질화막(42) 및 층간 절연막(41)을 차례로 선택적 식각하여 전하저장 전극 콘택홀을 형성하고, 전체구조 상부에 콘택홀을 매립하는 폴리실리콘막(43)을 증착한 다음, 그 상부에 산화막(44), 폴리실리콘막(45), 산화막(46), 폴리실리콘막(47)을 차례로 증착한다.First, as shown in FIG. 4A, a predetermined interlayer insulating layer 41 is formed on the silicon substrate 40 that has completed the predetermined lower layer process. Subsequently, a nitride film 42 is deposited on the entire structure. The nitride film 42 is intended to protect the lower interlayer insulating film 41 during subsequent sacrificial oxide wet etching. Subsequently, the nitride film 42 and the interlayer insulating film 41 are selectively etched in order to form a charge storage electrode contact hole, and a polysilicon film 43 for filling the contact hole is deposited over the entire structure, and then on the upper portion thereof. The oxide film 44, the polysilicon film 45, the oxide film 46, and the polysilicon film 47 are sequentially deposited.

다음으로, 도 4b에 도시된 바와 같이 전체구조 상부에 포토레지스트를 도포하고, 이를 패터닝하여 전하저장 전극의 일방향(X축 방향) 선폭을 정의하기 위한 포토레지스트 패턴(48)을 형성한다.Next, as shown in FIG. 4B, a photoresist is coated on the entire structure and patterned to form a photoresist pattern 48 for defining a line width in one direction (X-axis direction) of the charge storage electrode.

이어서, 도 4c에 도시된 바와 같이 포토레지스트 패턴(48)을 제거하고, 전체구조 상부에 폴리실리콘막을 증착한 다음, 이를 전면성 식각하여 전극 패턴의 측벽 부위에 폴리실리콘막 스페이서(49)를 형성한다.Subsequently, as shown in FIG. 4C, the photoresist pattern 48 is removed, a polysilicon film is deposited on the entire structure, and the surface is etched to form a polysilicon film spacer 49 on the sidewall portion of the electrode pattern. do.

계속하여, 도 4d에 도시된 바와 같이 전체구조 상부에 포토레지스트를 도포하고, 타방향(Y축 방향) 선폭을 정의하기 위한 포토레지스트 패턴(50)을 형성한다. 이해를 돕기 위하여 포토레지스트 패턴(50)의 형상을 평면도로 나타내었다.Subsequently, as shown in FIG. 4D, a photoresist is applied over the entire structure, and a photoresist pattern 50 for defining a line width in the other direction (Y-axis direction) is formed. The shape of the photoresist pattern 50 is shown in plan view for better understanding.

다음으로, 도 4e에 도시된 바와 같이 노출된 산화막(44,46)을 습식 제거하여 폴리실리콘으로 둘러싸인 터널 구조를 형성한다. 계속하여, 질화막(42)을 습식 제거하고, 전체구조 표면을 따라 유전막(51)을 증착한 다음, 전체구조 표면에 플레이트 전극 형성을 위한 폴리실리콘막(52)을 증착한다. 이때, 유전막(51)은 산화막 또는 산화막-질화막-산화막(ONO막)을 사용하며, 폴리실리콘막(52)에 의해 터널 내부가 매립되도록 한다. 또한 일반적으로 사용되는 유전체를 사용할 수도 있다.Next, as shown in FIG. 4E, the exposed oxide films 44 and 46 are wet removed to form a tunnel structure surrounded by polysilicon. Subsequently, the nitride film 42 is wet-removed, a dielectric film 51 is deposited along the entire structure surface, and then a polysilicon film 52 for forming a plate electrode is deposited on the entire structure surface. At this time, the dielectric film 51 uses an oxide film or an oxide film-nitride film-oxide film (ONO film), and the inside of the tunnel is filled by the polysilicon film 52. In addition, a commonly used dielectric may be used.

상기한 일실시예에서 폴리실리콘막(43,45,47,48,52)은 적절한 전도성 확보를 위하여 인시츄(in-situ) 또는 별도의 이온주입 방식 등을 통해 도핑되도록 한다. 또한, 폴리실리콘막을 대신하여 다른 전도막을 사용할 수도 있다.In the above-described embodiment, the polysilicon layers 43, 45, 47, 48, and 52 may be doped through in-situ or a separate ion implantation method to ensure proper conductivity. In addition, another conductive film may be used instead of the polysilicon film.

그리고, 일실시예에서는 2개의 터널 구조를 형성하였지만, 필요에 따라 더 많은 개수의 터널 구조로 형성할 수도 있다.In addition, although one tunnel structure is formed in one embodiment, a larger number of tunnel structures may be formed as necessary.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.

상기한 바와 같이 본 발명을 실시하면 충분한 정전용량을 확보하는 동시에 안정적인 구조를 취하는 반도체 장치의 캐패시터를 형성할 수 있으며, 비교적 단차를 덜 유발하기 때문에 후속 공정을 용이하게 하는 잇점이 있다.As described above, by implementing the present invention, it is possible to form a capacitor of a semiconductor device having a stable structure while ensuring sufficient capacitance, and has the advantage of facilitating subsequent processes since it causes relatively less step.

Claims

A charge storage electrode contacted on the semiconductor substrate on which a predetermined lower layer is formed, and having a plurality of tunnel structures therein;

A dielectric film formed along a surface of the charge storage electrode except for a contact portion; And

And a plate electrode formed on the dielectric film.

Forming an interlayer insulating film and an etch stop layer of the interlayer insulating film on a semiconductor substrate on which a predetermined lower layer is formed;

Selectively etching predetermined portions of the etch stop layer and the interlayer insulating layer to form a charge storage electrode contact hole;

Stacking a conductive film and a sacrificial film alternately a plurality of times on an entire structure, and having the conductive film disposed on a top thereof;

Selectively etching the conductive layer and the sacrificial layer to define a first line width of the charge storage electrode;

Forming a conductive spacer on a patterned sidewall of the selectively etched conductive layer and the sacrificial layer;

Selectively etching patterns of the conductive spacers, the conductive layers, and the sacrificial layer to define a second line width of the charge storage electrode;

Removing a pattern of the sacrificial layer to form a plurality of tunnels;

Removing the etch stop layer; And

Forming a dielectric film and a plate electrode on the tunnel and the entire structure surface.

The method of claim 2,

And the sacrificial film is an oxide film.

The method of claim 2 or 3,

The etch stop layer is a nitride film manufacturing method of a capacitor of a semiconductor device.

The method of claim 4, wherein

And the conductive film, the conductive film spacer, and the plate electrode are polysilicon films doped with conductive impurities.

The method of claim 4, wherein

A method for manufacturing a capacitor of a semiconductor device, wherein the dielectric film is an oxide film or an oxide film-nitride film-oxide film.