KR100240588B1 - Manufacturing method of capacitor of semiconductor device - Google Patents

Manufacturing method of capacitor of semiconductor device Download PDF

Info

Publication number
KR100240588B1
KR100240588B1 KR1019960071396A KR19960071396A KR100240588B1 KR 100240588 B1 KR100240588 B1 KR 100240588B1 KR 1019960071396 A KR1019960071396 A KR 1019960071396A KR 19960071396 A KR19960071396 A KR 19960071396A KR 100240588 B1 KR100240588 B1 KR 100240588B1
Authority
KR
South Korea
Prior art keywords
film
charge storage
storage electrode
semiconductor device
forming
Prior art date
Application number
KR1019960071396A
Other languages
Korean (ko)
Other versions
KR19980052408A (en
Inventor
이원철
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019960071396A priority Critical patent/KR100240588B1/en
Publication of KR19980052408A publication Critical patent/KR19980052408A/en
Application granted granted Critical
Publication of KR100240588B1 publication Critical patent/KR100240588B1/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

1. 청구범위에 기재된 발명의 속한 기술분야1. The technical field of the invention described in the claims

반도체 장치 제조방법Semiconductor device manufacturing method

2. 발명이 해결하고자 하는 기술적 과제2. Technical problem to be solved by the invention

셀 영역과 주변 회로 영역간의 단차를 최소화하여 소자의 고집적화를 실현한기 위한 반도체 장치의 캐패시터 제조방법을 제공하고자 함.It is intended to provide a method of manufacturing a capacitor of a semiconductor device for minimizing the step between the cell region and the peripheral circuit region to realize high integration of the device.

3. 발명의 해결방법을 요지3. Summary of solution of invention

반도체 기판상의 층간절연막을 선택식각하여 소정부위의 반도체 기판이 노출되는 전하저장전극용 콘택홀을 형성하는 단계; 전체구조 상부에 전하저장전극용 전도막을 형성하는 단계; 상기 전하저장전극용 전도막을 마스크없이 전면식각하여 상기 전하저장전극용 콘택홀 측벽에 스페이서로 잔류시키는 단계; 및 전체구조 상부에 유전막 및 플래이트 전극을 형성하는 단계를 포함해서 이루어진 반도체 장치의 개패시터 제조방법을 제공하고자 함.Selectively etching the interlayer insulating film on the semiconductor substrate to form a contact hole for a charge storage electrode exposing the semiconductor substrate at a predetermined portion; Forming a conductive film for a charge storage electrode on the entire structure; Etching the entire surface of the conductive film for the charge storage electrode without a mask and remaining as a spacer on a sidewall of the contact hole for the charge storage electrode; And forming a dielectric film and a plate electrode on the entire structure.

4. 발명의 중요한 용도4. Important uses of the invention

반도체 장치 제조 공정 중 캐패시터 제조 공정에 이용됨.Used in capacitor manufacturing process in semiconductor device manufacturing process.

Description

반도체 장치의 캐패시터 제조방법Capacitor Manufacturing Method of Semiconductor Device

본 발명은 반도체 소자 제조 공정중 캐패시터 제조방법에 관한 것으로, 특히 셀 영역과 주변 회로 영역간의 단차를 최소화하여 소자의 고집적화를 실현하기 위한 반도체 장치의 캐패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor during a semiconductor device manufacturing process, and more particularly, to a method of manufacturing a capacitor of a semiconductor device for realizing high integration of a device by minimizing a step difference between a cell region and a peripheral circuit region.

일반적으로, 디램(DRAM)을 비롯한 범용의 반도체 소자가 고집적화되어감에 따라 단위 셀당 전하저장전극이 형성된 면적이 감소되고 있어, 전하저장전극을 3차원 형상으로 표면적을 극대화시킴으로써, 단위 셀당 필요시되는 전하저장 용량을 확보하는 기술은 현재 많은 연구 및 개발중에 있다.In general, the area in which charge storage electrodes are formed per unit cell is decreasing as general-purpose semiconductor devices, including DRAM, are being reduced. Thus, by maximizing the surface area of the charge storage electrodes in a three-dimensional shape, Techniques for securing charge storage capacity are currently under research and development.

도1a 내지 도1b는 종래기술에 따른 반도체 장치의 캐패시터 제조 공정 단면도이다.1A to 1B are cross-sectional views of a capacitor manufacturing process of a semiconductor device according to the prior art.

먼저, 도1a는 소정의 하부층이 형성된 반도체 기판(1) 상의 층간절연막(2)을 식각하여 소정부위의 반도체 기판(1)이 노출되는 전하저장전극 콘택홀을 형성하고, 전체구조 상부에 전하저장전극용 제1폴리실리콘막(3) 및 희생산화막(4)를 차례로 형성한 후, 전하저장전극용 마스크를 사용한 식각 공정에 의해 상기 희생산화막(4) 및 전하저장전극용 제1폴리실리콘막(3)을 차례로 식각한 다음, 전체구조 상부에 전하저장 전극용 제2폴리실리콘 막(5)을 증착하고 마스크없이 비등방성 전면식각하여 상기 전하저장전극용 제1폴리실리콘막(3) 및 희생산화막(4) 측벽에 스페이서 형태로 잔류시킨 것을 도시한 것이다.First, FIG. 1A illustrates a charge storage electrode contact hole exposing a semiconductor substrate 1 at a predetermined portion by etching an interlayer insulating film 2 on a semiconductor substrate 1 on which a predetermined lower layer is formed. After forming the first polysilicon film 3 for the electrode and the sacrificial oxide film 4 in sequence, the sacrificial oxide film 4 and the first polysilicon film for the charge storage electrode were formed by an etching process using a mask for the charge storage electrode ( 3) is sequentially etched, and then the second polysilicon film 5 for the charge storage electrode is deposited on the entire structure and anisotropically etched without a mask to form the first polysilicon film 3 for the charge storage electrode 3 and the sacrificial oxide film. (4) It shows what remained in the form of a spacer on the side wall.

이어서, 도1b는 상기 희생산화막(4)을 습식제거하여 최종적인 실린더형 전하 저장전극(3,5)을 형성한 후, 상기 실린더형 전하저장전극(3,5) 상부에 산화막/질화막/산화막으로 구성된 유전막(6)을 형성한 다음, 전체구조 상부에 플래이트 전극용 폴리실리콘막(7)을 증착하고 플래이트 전극용 마스크 셀 이외의 주변 지역의 플래이트 전극을 제거하기 위한 마스크를 사용한 식각 공정에 의해 패터닝한 것을 도시한 것이다.Subsequently, in FIG. 1B, the sacrificial oxide film 4 is wet-removed to form final cylindrical charge storage electrodes 3 and 5, and then an oxide film / nitride film / oxide film is formed on the cylindrical charge storage electrodes 3 and 5. After forming the dielectric film 6 composed of the dielectric film 6, the polysilicon film 7 for the plate electrode is deposited on the entire structure, and the etching process is performed using a mask for removing the plate electrode in the peripheral region other than the mask cell for the plate electrode. It shows the patterning.

그러나, 캐패시터의 용량 확보를 위하여 상기와 같은 일련의 공정에 의해 실린더형의 캐패시터를 형성하게 될 경우 전제적인 공정이 복잡하고, 소자가 점차 고집적화되어가는 추세에 있어서 커패시터의 높은 높이로 인하여 소자의 고집적화에 위배될 뿐만 아니라, 셀 영역과 주변 회로영역과의 단차가 발생하며 이후의 금속 콘택홀 형성을 위한 마스킹 공정시 난반사 등에 의한 소자의 페일을 발생하게 되며 이후의 금속막 형성 공정시 상기 금속막이 콘택홀 내에 충분히 매립되지 않고 단선되는 문제점이 있었다.However, in the case where the cylindrical capacitor is formed by the above series of processes to secure the capacity of the capacitor, the prerequisite process is complicated, and the device is becoming highly integrated. In addition to the above, a step between the cell region and the peripheral circuit region occurs and a device may fail due to diffuse reflection during a masking process for forming a metal contact hole, and the metal film contacts during a subsequent metal film forming process. There was a problem of disconnection without being sufficiently embedded in the hole.

상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 셀 영역과 주변 회로 영역간의 단차를 최소화하여 소자의 고집적화를 실현하기 위한 반도체 장치의 캐패시터 제조방법을 제공하는데 그 목적이 있다.Disclosure of Invention The present invention devised to solve the above problems is to provide a method of manufacturing a capacitor of a semiconductor device for realizing high integration of devices by minimizing a step difference between a cell region and a peripheral circuit region.

제 1a도 및 1b도는 종래 기술에 따른 반도체 장치의 캐패시터 제조 공정 단면도.1A and 1B are cross-sectional views of a capacitor manufacturing process of a semiconductor device according to the prior art.

제2a도 및 2b도는 본 발명의 일실시예에 따른 반도체 장치의 캐패시터 제조 공정 단면도.2A and 2B are cross-sectional views of a capacitor manufacturing process of a semiconductor device according to an embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 반도체 기판 20 : 층간절연막10 semiconductor substrate 20 interlayer insulating film

30 : 전하저장전극 40 : 유전막30: charge storage electrode 40: dielectric film

50 : 플래이트 전극50: plate electrode

상기 목적을 달성하기 위하여 본 발명은, 트랜지스터 형성이 완료된 반도체 기판을 덮는 층간절연막을 선택적으로 식각하여 셀 영역의 상기 반도체 기판을 노출시키는 전하저장전극용 콘택홀을 형성하는 제1단계; 상기 제1단계가 완료된 전체구조 상부에 전하저장전극용 전도막을 형성하는 제2단계; 상기 전하저장전극용 전도막을 마스크없이 전면식각하여, 상기 전하저장 전극용 콘택홀 측벽에 그 바닥면이 상기 반도체 기판과 접하며 스페이서 형상을 갖는 전하저장전극을 형성하는 제3단계; 및 상기 제3단계가 완료된 전체 구조 상에 유전막 및 플래이트 전극을 차례로 형성하는 제4단계를 포함하는 반도체 캐패시터 제조방법을 제공한다.In order to achieve the above object, the present invention is a first step of forming a contact hole for the charge storage electrode to expose the semiconductor substrate in the cell region by selectively etching the interlayer insulating film covering the semiconductor substrate is completed transistor formation; A second step of forming a conductive film for a charge storage electrode on the entire structure where the first step is completed; A third step of forming the charge storage electrode having a spacer shape on the sidewall of the contact hole for the charge storage electrode by contacting the entire surface of the charge storage electrode without a mask and having a spacer shape; And a fourth step of sequentially forming a dielectric film and a plate electrode on the entire structure in which the third step is completed.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도2a 및 도2b는 본 발명의 일실시예에 따른 반도체 장치의 캐패시터 제조 공정 단면도이다.2A and 2B are cross-sectional views of a capacitor manufacturing process of a semiconductor device according to an embodiment of the present invention.

먼저, 도2a는 워드 라인 및 비트 라인(도시되지 않음)이 기형성된 반도체 기판(10) 상부의 층간절연막(20)을 선택식각하여 소정부위의 반도체 기판(10)이 노출되는 전하저장전극 콘택홀을 형성하고, 전체구조 상부에 전자저장전극용 폴리실리콘막을 형성한 다음, 마스크없이 전면식각하여 상기 전하저장전극 콘택홀 측벽에 스페이서 형태로 잔류시켜 전하저장전극(30)을 형성한 것을 도시한 것이다.First, FIG. 2A shows a charge storage electrode contact hole exposing the semiconductor substrate 10 of a predetermined portion by selectively etching the interlayer insulating layer 20 on the semiconductor substrate 10 having word lines and bit lines (not shown). And a polysilicon film for an electron storage electrode on the entire structure, and then etched without a mask and remaining on the sidewalls of the charge storage electrode contact hole to form a charge storage electrode 30. .

이때, 상기 전하저장전극용 폴리실리콘막 대신 알루미늄막, 텅스텍막 또는 티타늄막등의 금속막을 형성할 수 있다.In this case, a metal film such as an aluminum film, a tungsten film, or a titanium film may be formed instead of the polysilicon film for the charge storage electrode.

이어서, 도2b는 전제구조 상부에 산화막/질화막/산화막으로 구성된 유전막(40) 및 플래이트 전극용 폴리실리콘막을 형성한 다음, 플래이트 전극용 마스크를 사용한 식각 공정으로 플래이트 전극(50)을 형성한 것을 도시한 것이다.Next, FIG. 2B shows that a dielectric film 40 composed of an oxide film / nitride film / oxide film and a polysilicon film for a plate electrode are formed on the entire structure, and then the plate electrode 50 is formed by an etching process using a mask for a plate electrode. It is.

이때, 상기 산화막/질화막/산화막으로 구성된 유전막(40) 대신 질화막/산화막으로 구성된 막, BST(BaSrTiO3)막, Ta2O5막 또는 ZrO2막 등을 사용할 수 있다. 또한, 상기 플래이트 전극을 폴리실리콘막 대신 알루미늄막, 텅스텐막 또는 티타늄막 등의 금속막을 형성할 수도 있다.In this case, instead of the dielectric film 40 formed of the oxide film / nitride film / oxide film, a film composed of a nitride film / oxide film, a BST (BaSrTiO 3 ) film, a Ta 2 O 5 film, or a ZrO 2 film may be used. In addition, the plate electrode may be formed of a metal film such as an aluminum film, a tungsten film or a titanium film instead of the polysilicon film.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be evident to those who have knowledge of.

상기와 같이 이루어지는 본 발명은 전하저장전극 콘택홀 내부에 스페이서 형태로 전하저장전극 형성하여 셀 영역과 주변회로 영역과의 단차를 최소화할 수 있어 단차로 인한 후속 공정의 난해성을 해소할 수 있으며, 종래의 전자저장전극 패턴 형성을 위한 마스킹 공정 및 식각 공정을 진행하지 않아 공정을 단순화할 수 있어 소자의 제조 수율 및 생산성을 향상시킬 수 있다.The present invention made as described above can minimize the step difference between the cell region and the peripheral circuit region by forming a charge storage electrode in the form of a spacer in the charge storage electrode contact hole, thereby eliminating the difficulty of subsequent processes due to the step. Since the masking process and the etching process for forming the electron storage electrode pattern are not performed, the process can be simplified, and thus the manufacturing yield and productivity of the device can be improved.

Claims (3)

트랜지스터 형성이 완료된 반도체 기판을 덮는 층간절연막을 선택적으로 식각하여 셀 영역의 상기 반도체 기판을 노출시키는 전하저장전극용 콘택홀을 형성하는 제1단계; 상기 제1단계가 완료된 전체구조 상부에 전하저장전극용 전도막을 형성하는 제2단계; 상기 전하저장전극용 전도막을 마스크없이 전면식각하여, 상기 전하저장 전극용 콘택홀 측벽에 그 바닥면이 상기 반도체 기판과 접하며 스페이서 형상을 갖는 전하저장전극을 형성하는 제3단계; 및 상기 제3단계가 완료된 전체 구조 상에 유전막 및 플래이트 전극을 차례로 형성하는 제4단계를 포함하는 반도체 캐패시터 제조방법.Selectively etching an interlayer insulating film covering the semiconductor substrate on which transistor formation is completed, to form a contact hole for a charge storage electrode exposing the semiconductor substrate in a cell region; A second step of forming a conductive film for a charge storage electrode on the entire structure where the first step is completed; A third step of forming the charge storage electrode having a spacer shape on the sidewall of the contact hole for the charge storage electrode by contacting the entire surface of the charge storage electrode without a mask and having a spacer shape; And a fourth step of sequentially forming a dielectric film and a plate electrode on the entire structure in which the third step is completed. 제1항에 있어서, 상기 전하저장전극용 전도막 및 상기 플래이트 전극 각각을, 폴리실리콘막, 알루미늄막, 텅스텐막 및 티타늄막 중 어느 하나로 형성하는것을 특징으로 하는 반도체 장치의 커패시터 제조방법.2. The method of claim 1, wherein each of the charge storage electrode conductive film and the plate electrode is formed of any one of a polysilicon film, an aluminum film, a tungsten film, and a titanium film. 제1항 또는 제2항에 있어서, 상기 유전막을 산화막/질화막/산화막의 적층구조 또는 질화막/산화막의 적층구조로 형성하거나, BST(BaSrTiO2), Ta2O5또는 ZrO2로 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.The dielectric film of claim 1 or 2, wherein the dielectric film is formed of a stacked structure of an oxide film / nitride film / oxide film or a stacked structure of nitride film / oxide film, or formed of BST (BaSrTiO 2 ), Ta 2 O 5, or ZrO 2 . A method for manufacturing a capacitor of a semiconductor device.
KR1019960071396A 1996-12-24 1996-12-24 Manufacturing method of capacitor of semiconductor device KR100240588B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960071396A KR100240588B1 (en) 1996-12-24 1996-12-24 Manufacturing method of capacitor of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960071396A KR100240588B1 (en) 1996-12-24 1996-12-24 Manufacturing method of capacitor of semiconductor device

Publications (2)

Publication Number Publication Date
KR19980052408A KR19980052408A (en) 1998-09-25
KR100240588B1 true KR100240588B1 (en) 2000-01-15

Family

ID=19490678

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960071396A KR100240588B1 (en) 1996-12-24 1996-12-24 Manufacturing method of capacitor of semiconductor device

Country Status (1)

Country Link
KR (1) KR100240588B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100580747B1 (en) * 2000-06-09 2006-05-15 주식회사 하이닉스반도체 Method of manufacturing a high dielectric capacitor

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63299157A (en) * 1987-05-28 1988-12-06 Nec Corp Capacitor element

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63299157A (en) * 1987-05-28 1988-12-06 Nec Corp Capacitor element

Also Published As

Publication number Publication date
KR19980052408A (en) 1998-09-25

Similar Documents

Publication Publication Date Title
KR0126799B1 (en) Manufacturing method of capacitor of semiconductor device
KR100240588B1 (en) Manufacturing method of capacitor of semiconductor device
KR100277907B1 (en) Capacitor Formation Method of Semiconductor Device
KR100532959B1 (en) Method for forming capacitor of semiconductor device
KR100282431B1 (en) Method for forming capacitor of semiconductor device the same
KR20050000908A (en) Method for fabrication of capacitor bottom electrode of semiconductor device
KR100399963B1 (en) Method for forming storage node electrode semiconductor device
KR20020016308A (en) Method of manufacturing capacitor for semiconductor device
KR19990005450A (en) Method of manufacturing semiconductor memory device
KR100228356B1 (en) Method for forming a storage node in semiconductor device
KR100228358B1 (en) Method for forming a capacitor in semiconductor device
KR100449179B1 (en) Method for fabricating capacitor of semiconductor device to increase surface area of capacitor and avoid loss of oxide layer under capacitor
KR100228370B1 (en) Method for forming a capacitor in semiconductor device
KR100319876B1 (en) Semiconductor device with cylindrical capacitor and its manufacturing method
KR100895827B1 (en) Method for forming contact of plate electrodes in capacitor
KR100537195B1 (en) Capacitor Manufacturing Method of Semiconductor Memory Device
KR100223743B1 (en) Manufacturing method of charge storage electrode of semiconductor devices
KR100232205B1 (en) Semiconductor memory and its fabrication method
KR100257752B1 (en) Method for forming semiconductor device
KR20050059796A (en) Method for forming capacitor of semiconductor device
KR20000045326A (en) Method for manufacturing semiconductor memory device
KR20040107133A (en) Method for forming storage node of semiconductor capacitor
KR19990003915A (en) Cylindrical Charge Storage Electrode Formation Method of Semiconductor Device
KR20020005231A (en) Method for manufacturing capacitor of semiconductor device
KR20040002277A (en) Manufacturing method storage node of semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070914

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee