KR20000045326A - Method for manufacturing semiconductor memory device - Google Patents
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Abstract
Description
본 발명은 반도체 메모리 소자 제조방법에 관헌 것으로, 특히 디램(DRAM) 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor memory device, and more particularly, to a method for manufacturing a DRAM (DRAM) device.
반도체 소자가 고집적화됨에 따라 셀 사이즈가 작아지는 반면, 저장전극간의 간격은 브릿지 방지를 위하여 일정간격이 요구되어 0.18㎛ 이하에서는 종래와 같은 방법으로는 표면적이 넓은 원통형 구조는 만들기가 어려워진다. 결국 단순한 원통형 구조로 밖에 만들 수가 없는데, 이렇게 되면 충분한 용량을 확보하기 위해 그 저장전극 높이는 증가할 수 밖에 없어 많은 문제점을 발생시킨다.As the semiconductor device is highly integrated, the cell size is reduced, while the interval between the storage electrodes is required to prevent a bridge, so that it is difficult to produce a cylindrical structure having a large surface area in the same manner as in the prior art. Eventually, only a simple cylindrical structure can be made, which causes a lot of problems because the storage electrode height must increase to secure sufficient capacity.
즉, 저장전극 형성을 위한 캐패시터 옥사이드의 증가에 따른 증착방법의 문제, 생산성의 문제, 식각의 문제 그리고 또한 메탈 콘택(Metal Contact)의 깊이가 증가하여 메탈 라인을 형성하는 등의 여러 가지 문제가 발생한다.That is, problems such as deposition method, productivity problem, etching problem, and also the metal contact depth increase due to the increase of the capacitor oxide for forming the storage electrode, such as forming a metal line do.
본 발명에서는 상기와 같은 문제를 해결하는 것과 동시에 공정의 단순화된 방법으로 저장전극을 형성하는 반도체 메모리 소자를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor memory device for solving the above problems and at the same time forming a storage electrode by a simplified method of the process.
도1 내지 도10은 본 발명의 실시예에 의해 메모리소자의 캐패시터를 형성하는 단계를 도시한 단면도이다.1 to 10 are cross-sectional views illustrating a step of forming a capacitor of a memory device according to an embodiment of the present invention.
도1은 저장전극 콘택과 비트라인을 형성한 단면도.1 is a cross-sectional view of a storage electrode contact and a bit line;
도2는 비트라인 측벽에 절연 스페이서를 형성한 단면도.2 is a cross-sectional view of an insulating spacer formed on sidewalls of a bit line;
도3은 저장전극용 폴리실리콘층을 증착한 단면도.3 is a cross-sectional view of depositing a polysilicon layer for a storage electrode.
도4는 폴리머가 성장할 수 있는 물질층을 형성한 단면도.4 is a cross-sectional view of a material layer in which a polymer can be grown.
도5는 저장전극 마스크용 감광막 패턴과 폴리머를 형성한 단면도.5 is a cross-sectional view of a photoresist pattern and a polymer for a storage electrode mask;
도6은 폴리머 스페이서를 형성하고 노출된 물질층을 식각한 단면도.Fig. 6 is a cross sectional view of the polymer spacer formed and the exposed material layer etched.
도7은 감광막 패턴을 제거하한 단면도.7 is a cross-sectional view of the photosensitive film pattern removed.
도8은 상기 폴리머 스페이서를 베리어층으로 이용하여 노출된 물질층을 제거한 단면도.8 is a cross-sectional view of an exposed material layer using the polymer spacer as a barrier layer.
도9는 상기 폴리머 스페이서를 베리어로 하여 노출된 폴리실리콘층을 식각하여 실린더 형상의 저장전극을 형성한 단면도.FIG. 9 is a cross-sectional view of a cylindrical storage electrode formed by etching the exposed polysilicon layer using the polymer spacer as a barrier; FIG.
도10은 상기 폴리머 스페이서와 물질층 패턴을 제거한 단면도.10 is a cross-sectional view of the polymer spacer and the material layer pattern removed.
<도면의 주요 부분에 대한 부호설명><Code Description of Main Parts of Drawing>
1 : 반도체 기판 2 : 제1 절연막1 semiconductor substrate 2 first insulating film
3 : 콘택 플러그 4 : 제2 절연막3: contact plug 4: second insulating film
5 : 비트라인용 도전층 6 : 제3 절연막5: bit line conductive layer 6: third insulating film
7 : 절연막 스페이서 8 : 제4 절연막7 insulating film spacer 8 fourth insulating film
9 : 산화질화막 10 : 감광막 패턴9: oxynitride film 10: photosensitive film pattern
11 : 폴리머 12 : 폴리머 스페이서11 polymer 12 polymer spacer
20 : 저장전극20: storage electrode
상기한 목적을 달성하기 위한 본 발명은 반도체 메모리소자의 제조방법에 있어서,The present invention for achieving the above object in the method of manufacturing a semiconductor memory device,
반도체 기판 상부에 절연막을 형성하는 단계와,Forming an insulating film on the semiconductor substrate;
상기 절연막 상부에 저장전극용 폴리실리콘층을 증착하고, 그 상부에 폴리머가 성장되는 물질층을 증착하는 단계와,Depositing a polysilicon layer for a storage electrode on the insulating layer, and depositing a material layer on which the polymer is grown;
상기 물질층 상부에 저장전극 마스크용 감광막 패턴을 형성하는 단계와,Forming a photoresist pattern for a storage electrode mask on the material layer;
상기 물질층 상부에 폴리머를 형성하는 단계와,Forming a polymer on the material layer;
상기 폴리머를 이방성식각하여 상기 감광막 패턴의 측벽에 폴리머 스페이서를 형성하는 단계와,Anisotropically etching the polymer to form polymer spacers on sidewalls of the photoresist pattern;
상기 감광막 패턴과 폴리머 스페이서를 마스크로 이용하여 상기 물질층을 식각하여 물질층 패턴을 형성하는 단계와,Etching the material layer using the photoresist pattern and the polymer spacer as a mask to form a material layer pattern;
상기 감광막 패턴을 제거하는 단계와,Removing the photoresist pattern;
상기 폴리머 스페이서를 마스크로 이용한 식각공정으로 노출된 물질층과 그 하부의 폴리실리콘층을 실린더 형상의 저장전극을 형성하는 단계를 포함하는 것을 특징으로 한다.And forming a cylindrical storage electrode from the material layer exposed through the etching process using the polymer spacer as a mask and the polysilicon layer thereunder.
상기 물질층은 산화질화막이며, 상기 저장전극을 반도체 기판에 연결하기 위해 저장전극 콘택영역에 콘택 플러그를 형성하며, 상기 저장전극용 폴리실리콘층을 형성하기전에 저장전극과 절연된 비트라인을 형성한다.The material layer is an oxynitride layer, and forms a contact plug in a storage electrode contact region for connecting the storage electrode to a semiconductor substrate, and forms a bit line insulated from the storage electrode before forming the polysilicon layer for the storage electrode. .
그리고, 상기 저장전극을 형성한다음, 메타 스테이블 폴리실리콘층 또는 선택적인 메타 스테이블 폴리실리콘층을을 증착하여 캐패시터 용량을 증가시키는 것을 특징으로 한다.Then, the storage electrode is formed, and then a metastable polysilicon layer or an optional metastable polysilicon layer is deposited to increase the capacitor capacity.
본 발명의 기술적 원리는 저장전극 형성을 위한 마스크 작업 전에 폴리머(Polymer)를 성장시킬수 있는 산화질화막(Oxynitride)를 증착하고 저장전극 마스크용 감광막 패턴을 형성하고, 노출된 산화질화막에 폴리머(Polymer)를 형성시킨 다음에, 이방성 식각공정으로 폴리머 스페이서를 형성한다음, 감광막 패턴을 베리어로 하여 산화질화막을 식각한 다음, 감광막 패턴을 제거한다. 그리고, 2차적으로 폴리머 스페이서를 마스크로 이용하여 저장전극용 폴리실리콘층을 식각하여 실린더 형상의 저장전극을 형성한다. 그로인하여 간단한 방법으로 표면적이 넓은 저장전극을 형성할 수가 있다.The technical principle of the present invention is to deposit an oxynitride film that can grow a polymer before forming a storage electrode, form a photoresist pattern for a storage electrode mask, and apply the polymer to the exposed oxynitride film. After the formation, the polymer spacer is formed by an anisotropic etching process, the oxynitride film is etched using the photoresist pattern as a barrier, and then the photoresist pattern is removed. Secondly, the polysilicon layer for the storage electrode is etched using the polymer spacer as a mask to form a cylindrical storage electrode. As a result, a storage electrode having a large surface area can be formed by a simple method.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따라 디램 소자를 형성하는 방법을 설명하기로 한다.Hereinafter, a method of forming a DRAM device according to an exemplary embodiment of the present invention will be described with reference to the accompanying drawings.
도1 내지 도10은 본 발명의 실시예에 의해 디램 소자의 캐패시터를 형성하는 공정 단계를 도시한 단면도이다.1 to 10 are cross-sectional views illustrating a process step of forming a capacitor of a DRAM device according to an embodiment of the present invention.
도1은 반도체 기판(1) 상부에 제1 절연막(2)을 형성하고, 저장전극 콘택영역의 상기 제1 절연막(2)을 식각한다음, 도전체로 상기 콘택 영역에 콘택 플러그(3)를 형성한다. 그리고, 제2 절연막(4), 비트라인용 도전층(5) 및 제3 절연막(6)을 적층하고, 후속 공정으로 비트라인 마스크를 이용한 식각 공정으로 상기 제3 절연막(6), 비트라인용 도전층(5)과 제2 절연막(4)을 식각하여 비트라인 패턴을 형성한 단면도이다.FIG. 1 shows a first insulating film 2 formed over a semiconductor substrate 1, etching the first insulating film 2 of a storage electrode contact region, and then forming a contact plug 3 in the contact region with a conductor. do. Then, the second insulating film 4, the bit line conductive layer 5 and the third insulating film 6 are laminated, and in the subsequent step, the third insulating film 6 and the bit line are subjected to an etching process using a bit line mask. A cross-sectional view of the bit line pattern formed by etching the conductive layer 5 and the second insulating film 4.
참고로, 도1에는 도시되어 있지는 않지만 상기 반도체 기판(1)에는 트랜지스터를 형성하기 위한 소오스/드레인 영역이 형성되어 있고, 상기 반도체 기판(1) 상부에는 게이트 산화막과 게이트 전극이 구비되어 있지만 여기에서는 생략되어 있으며, 상기 비트라인 콘택 플러그(3)는 트랜지스터의 소오스/드레인 영역에 전기적으로 접속되어 있다.For reference, although not shown in FIG. 1, a source / drain region for forming a transistor is formed in the semiconductor substrate 1, and a gate oxide film and a gate electrode are provided on the semiconductor substrate 1. Omitted and the bit line contact plug 3 is electrically connected to the source / drain regions of the transistor.
도2는 상기 비트라인용 도전층(5)의 측벽에 절연 스페이서(7)를 형성하여 비트라인과의 전기적인 접촉을 방지하도록 한다.FIG. 2 forms an insulating spacer 7 on the sidewall of the bit line conductive layer 5 to prevent electrical contact with the bit line.
도3은 전체적으로 저장전극용 폴리실리콘층(8)을 증착시킨 것으로 실린더형 저장전극을 형성하기 위해 두께를 두껍게 형성한다.FIG. 3 is formed by depositing a polysilicon layer 8 for the storage electrode as a whole, and has a thick thickness to form a cylindrical storage electrode.
도4는 상기 폴리실리콘층(8) 상부에 산화질화막(9)을 증착한다. 상기 산화질화막(9)은 본 발명의 기술적 특징으로 폴리머가 성장될수 있도록 하기 위해 증착한 것이다.4 deposits an oxynitride film 9 on top of the polysilicon layer 8. The oxynitride film 9 is deposited to allow the polymer to be grown as a technical feature of the present invention.
도5는 저장전극 마스크로 이용되는 감광막 패턴(10)을 상기 산화질화막(9) 상부에 형성한 단면도이다.5 is a cross-sectional view of the photosensitive film pattern 10 used as a storage electrode mask formed on the oxynitride film 9.
도6은 상기 저장전극 마스크인 감광막 패턴(10)을 베리어로 이용하여 노출된 산화질화막(9)의 표면에 폴리머를 성장시킨다음, 이방성 식각공정으로 노출된 상기 폴리머를 식각하여 상기 감광막 패턴(10)의 측벽에 폴리머 스페이서(11)를 형성하고 계속하여 노출된 산화질화막(9)을 식각하여 패턴을 형성한 단면도이다.6 shows that the polymer is grown on the exposed surface of the oxynitride film 9 using the photoresist pattern 10 as the storage electrode mask as a barrier, and the polymer exposed by the anisotropic etching process is etched to form the photoresist pattern 10 Is a cross-sectional view of forming a polymer spacer 11 on the sidewall of the N-coil and etching the subsequently exposed oxynitride film 9 to form a pattern.
도7은 노출된 감광막 패턴(10)을 제거한 단면도이다.7 is a cross-sectional view of the exposed photoresist pattern 10 removed.
도8은 상기 폴리머 스페이서(11)를 마스크로 이용한 식각공정으로 노출된 산화질화막(9)을 식각하여 하부의 폴리실리콘층(8)을 노출시킨 단면도이다.FIG. 8 is a cross-sectional view of the lower polysilicon layer 8 exposed by etching the oxynitride film 9 exposed by the etching process using the polymer spacer 11 as a mask.
도9는 상기 폴리머 스페이서(11)를 마스크로 이용하여 노출된 폴리실리콘층(8)을 식각하여 실린더 형상의 저장전극(20)을 형성한 단면도이다.FIG. 9 is a cross-sectional view of the cylindrical storage electrode 20 formed by etching the exposed polysilicon layer 8 using the polymer spacer 11 as a mask.
도10은 상기 폴리머 스페이서(11)와 산화질화막(9)을 제거하여 실린더 형상의 저장전극(20)만 남긴 것을 도시한 단면도이다.FIG. 10 is a cross-sectional view of the polymer spacer 11 and the oxynitride film 9 being removed to leave only the cylindrical storage electrode 20.
참고로, 상기 폴리머를 형성하는 양은 셀 사이즈, 스페이싱 마진 (Spacing Margin), 캐패시터 구조를 고려하여 형성한다. 일례로 0.40㎛ 피치에서 0.20㎛로 마스크를 디파인하고 폴리머를 약 마스크 밖으로 0.05㎛정도, 안으로 0.05㎛정도 생성(Generation)시켜 저장전극 간의 스페이스는 0.10㎛정도 유지시키고, 캐패시터 구조는 바깥 지름이 0.30㎛, 내부 지름이 0.10㎛인 실린더 형 구조를 만든다.For reference, the amount of the polymer is formed in consideration of cell size, spacing margin, and capacitor structure. For example, the mask is fined at 0.20㎛ at a pitch of 0.40㎛ and the polymer is generated at about 0.05μm out of the mask and about 0.05μm inward, so that the space between the storage electrodes is maintained at about 0.10μm, and the capacitor structure has an outer diameter of 0.30μm We make a cylindrical structure with an internal diameter of 0.10㎛.
본 발명의 다른 실시예는 도2에서 상기 비트라인 스페이서를 형성하는 경우에 있어서, 비트라인 스페이서용 마스크를 사용하여, 캐패시터가 형성되지 않는 곳에는 비트라인 스페이서 산화막을 남겨서 저장전극용 폴리실리콘층을 식각하는 것이 용이하게 할 수가 있다.According to another embodiment of the present invention, in the case of forming the bit line spacer in FIG. 2, the polysilicon layer for the storage electrode may be formed by using a mask for the bit line spacer, leaving the bit line spacer oxide film where the capacitor is not formed. Etching can be facilitated.
본 발명의 다른 실시예는 도10 이후 공정에서 저장전극을 형성한다음, 메타 스테이블 폴리실리콘(Meta Stable Polysilicon)이나 선택적인 메타 스테이블 폴리실리콘(Selective Meta Stable Polysilcon)을 증착하여 용량을 증가시킬 수 가 있다.Another embodiment of the present invention is to form a storage electrode in the process after Figure 10, and then to increase the capacity by depositing Meta Stable Polysilicon (Meta Stable Polysilicon) or Selective Meta Stable Polysilicon (Selective Meta Stable Polysilcon) Can be.
상기한 본 발명에 의하면 0.18㎛ 선폭 이하의 제조 공정에서 유용하게 적용할 수가 있으며, 저장전극 형성을 위한 산화막 증착 및 식각의 공정 없이 실린더형 저장전극의 형성이 가능하다. 그리고, 저장전극 형성을 위한 식각 공정에서 질화막을 이용한 자기 정렬 콘택 식각(Self Align Contact Etch) 방법을 사용하지 않고서도 고집적화가 가능하다.According to the present invention described above it can be usefully applied in the manufacturing process of 0.18㎛ line width or less, it is possible to form a cylindrical storage electrode without the process of oxide film deposition and etching for forming the storage electrode. In the etching process for forming the storage electrode, high integration can be achieved without using a self-aligned contact etching method using a nitride film.
또한, 본 발명에 의하면 셀과 셀의 절연을 확실히 할 수가 있으며, 셀과 주변회로지역간에 단차를 줄일 수가 있으며, 캐패시터 특성의 안정화를 통하여 제품의 수율을 향상시킴으로써 생산성을 높이며, 메탈 라인의 형성이 용이하다.In addition, according to the present invention, it is possible to reliably insulate the cell from the cell, to reduce the step between the cell and the peripheral circuit area, to improve productivity by improving the yield of the product through the stabilization of the capacitor characteristics, and to form the metal line. It is easy.
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Cited By (2)
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|---|---|---|---|---|
| KR100386613B1 (en) * | 2000-11-02 | 2003-06-02 | 주식회사 하이닉스반도체 | method for manufacturing in a semiconductor device |
| KR100493407B1 (en) * | 2000-11-22 | 2005-06-07 | 주식회사 하이닉스반도체 | Method of manufacturing a semiconductor device |
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1998
- 1998-12-30 KR KR1019980061884A patent/KR20000045326A/en not_active Application Discontinuation
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