KR100824136B1 - Method of manufacturing a capacitor in a semiconductor device - Google Patents

Method of manufacturing a capacitor in a semiconductor device Download PDF

Info

Publication number
KR100824136B1
KR100824136B1 KR1020010037786A KR20010037786A KR100824136B1 KR 100824136 B1 KR100824136 B1 KR 100824136B1 KR 1020010037786 A KR1020010037786 A KR 1020010037786A KR 20010037786 A KR20010037786 A KR 20010037786A KR 100824136 B1 KR100824136 B1 KR 100824136B1
Authority
KR
South Korea
Prior art keywords
layer
lower electrode
insulating layer
capacitor
semiconductor device
Prior art date
Application number
KR1020010037786A
Other languages
Korean (ko)
Other versions
KR20030001917A (en
Inventor
안병권
손권
이민용
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020010037786A priority Critical patent/KR100824136B1/en
Publication of KR20030001917A publication Critical patent/KR20030001917A/en
Application granted granted Critical
Publication of KR100824136B1 publication Critical patent/KR100824136B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로, 커패시터의 하부 전극과 반도체 기판의 접합 영역을 전기적으로 연결시켜주는 콘택 플러그의 상부를 과도 식각으로 제거하고, 콘택 플러그가 제거된 부분을 커패시터의 하부 전극 영역으로 사용하므로써 추가 공정없이 하부 전극의 면적을 증대시켜 소자 동작에 필요한 커패시터의 정전 용량을 확보할 수 있는 반도체 소자의 커패시터 제조 방법이 개시된다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a capacitor of a semiconductor device, wherein an upper portion of a contact plug electrically connecting a lower electrode of a capacitor and a junction region of a semiconductor substrate is removed by overetching, and a portion where the contact plug is removed is removed from the lower portion of the capacitor. Disclosed is a method of manufacturing a capacitor of a semiconductor device capable of securing the capacitance of a capacitor required for device operation by increasing the area of the lower electrode without using an additional process.

커패시터, 정전 용량, 콘택 플러그, 과도 식각Capacitors, Capacitives, Contact Plugs, Transient Etch

Description

반도체 소자의 커패시터 제조 방법{Method of manufacturing a capacitor in a semiconductor device} Method of manufacturing a capacitor in a semiconductor device             

도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도. 1A to 1H are cross-sectional views of devices sequentially shown to explain a method of manufacturing a capacitor of a semiconductor device according to the present invention.

도 2a 및 도 2b는 종래 기술과 본 발명에 따른 커패시터 하부 전극의 차이를 설명하기 위하여 도시한 소자의 단면 사진.
2A and 2B are cross-sectional photographs of the device shown to explain the difference between the prior art and the capacitor lower electrode according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

11 : 반도체 기판 12 : 제 1 절연층11 semiconductor substrate 12 first insulating layer

13 : 비트 라인 14 : 비트 라인 스페이서 13: bit line 14: bit line spacer

15 : 식각 정지층 16 : 콘택홀15: etching stop layer 16: contact hole

17 : 콘택 플러그 18 : 제 2 절연층17 contact plug 18 second insulating layer

19 : 하부 전극 20 : 준안정 폴리실리콘19: lower electrode 20: metastable polysilicon

21 : 유전체막 22 : 상부 전극21 dielectric film 22 upper electrode

31, 41 : 제 1 절연층 32, 42 : 콘택 플러그31, 41: first insulating layer 32, 42: contact plug

33, 43 : 하부 전극 40 : 콘택홀 상부33, 43: lower electrode 40: upper contact hole

본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로, 특히 하부 전극의 면적을 증가시켜 커패시터의 정전 용량을 증가시킬 수 있는 반도체 소자의 커패시터 제조 방법에 관한 것이다.
The present invention relates to a capacitor manufacturing method of a semiconductor device, and more particularly to a capacitor manufacturing method of a semiconductor device that can increase the capacitance of the capacitor by increasing the area of the lower electrode.

소자가 점점 고집적화 됨에 따라, 안정된 소자 동작을 위해 필요한 셀당 정전 용량(Capacitance)에는 변화가 없는 반면, 커패시터 셀 사이즈는 점점 줄어들어 기존의 커패시터 구조로는 필요한 정전용량을 확보하기 어렵다. 정전 용량을 증가시키기 위해서는 커패시터의 면적을 증가시키거나 고유전 물질을 사용해야 하나, 커패시터 면적 증가 시 커패시터의 높이를 증가시키는 것만으로는 소자 동작 특성상 한계가 있다. 또한, 고유전 물질을 사용할 경우 공정 개발에 따른 비용 증가 및 장시간의 개발 시간이 불가피하다.
As devices become more highly integrated, there is no change in the capacitance per cell required for stable device operation, while capacitor cell sizes decrease gradually, making it difficult to obtain the required capacitance with conventional capacitor structures. In order to increase the capacitance, the area of the capacitor must be increased or high dielectric materials must be used. However, increasing the height of the capacitor when the area of the capacitor is increased has limitations in device operation characteristics. In addition, when high dielectric materials are used, cost increase and long development time are inevitable.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 커패시터의 하부 전극과 반도체 기판의 접합을 전기적으로 연결시켜주는 콘택 플러그의 상부를 과도 식각으로 제거하고, 콘택 플러그가 제거된 콘택홀의 부분을 커패시터의 하부 전극 영역으로 사용하므로써 추가 공정없이 하부 전극의 면적을 증대시켜 소자 동작에 필 요한 커패시터의 정전 용량을 확보할 수 있는 반도체 소자의 커패시터 제조 방법을 제공하는데 그 목적이 있다.
Therefore, in order to solve the above problem, the present invention removes the upper part of the contact plug electrically connecting the lower electrode of the capacitor and the junction of the semiconductor substrate by excessive etching, and removes the part of the contact hole from which the contact plug is removed. It is an object of the present invention to provide a method of manufacturing a capacitor of a semiconductor device capable of securing the capacitance of a capacitor required for device operation by increasing the area of the lower electrode without using an additional process.

본 발명에 따른 반도체 소자의 커패시터 제조 방법은 소정의 공정을 통해 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판 상에 제 1 절연층 및 식각 정지층을 순차적으로 형성한 후 소정 영역을 식각하여 콘택홀을 형성하는 단계, 콘택홀의 소정 깊이 이하에 콘택 플러그를 형성하는 단계, 전체 상부에 제 2 절연층을 형성한 후 제 2 절연층의 소정 영역을 식각하여 콘택 플러그를 노출시키는 단계, 콘택홀의 나머지 부분을 포함한 전체 상부에 하부 전극 물질층을 형성한 후 제 2 절연층 상부의 하부 전극 물질층을 제거하여 각각 독립된 하부 전극을 형성하는 단계, 제 2 절연층을 제거한 후 하부 전극의 표면에 선택적 준안정 폴리실리콘을 형성하는 단계, 하부 전극을 포함한 전체 상부에 유전체막 및 상부 전극을 순차적으로 형성하는 단계로 이루어지는 것을 특징으로 한다. In the method of manufacturing a capacitor of a semiconductor device according to the present invention, a first insulating layer and an etch stop layer are sequentially formed on a semiconductor substrate on which various elements for forming a semiconductor device are formed through a predetermined process, and then a predetermined region is etched to make a contact. Forming a hole, forming a contact plug below a predetermined depth of the contact hole, forming a second insulating layer over the whole, and then etching a predetermined region of the second insulating layer to expose the contact plug, and rest of the contact hole Forming a lower electrode material layer on the entire upper part including the portion, and then removing the lower electrode material layer on the upper part of the second insulating layer to form independent lower electrodes, and selectively removing the second insulating layer and removing the second insulating layer. Forming a stable polysilicon, and sequentially forming a dielectric film and an upper electrode over the entire top including the lower electrode It characterized by comprising.

식각 정지층은 질화막으로 형성한다. The etch stop layer is formed of a nitride film.

콘택 플러그는 콘택홀이 완전히 매립되도록 전체 상부에 폴리실리콘층을 형성한 후 에치 백과 같은 식각 공정으로 과도 식각하여 콘택홀의 소정 깊이까지 상기 폴리실리콘층을 제거하여 형성한다. 또한, 콘택 플러그는 폴리실리콘층, TiSix막, TiN막이 순차적으로 적층된 구조로 형성할 수 있으며, 폴리실리콘층을 보다 더 많이 과도 식각하여 전체적으로 콘택 플러그가 콘택홀의 소정 깊이까지만 형성되도 록 한다. The contact plug is formed by removing the polysilicon layer to a predetermined depth of the contact hole by over-etching the polysilicon layer on the entire upper portion so that the contact hole is completely filled and then etching. In addition, the contact plug may have a structure in which a polysilicon layer, a TiSix film, and a TiN film are sequentially stacked, and the polysilicon layer is excessively etched so that the contact plug is formed only up to a predetermined depth of the contact hole as a whole.

하부 전극은 온도가 약 530℃로 유지되고, 압력이 0.5내지 1Torr로 유지된 증착 챔버에서 형성된다. 이때, 하부 전극은 800 내지 1200sccm의 SiH4 소오스 가스만으로 형성하거나, 150 내지 250 sccm의 PH3 도핑 가스와 800 내지 1200sccm의 SiH4 소오스 가스로 형성한다. 하부 전극은 도프트 폴리실리콘층 및 언도프트 폴리실리콘층이 순차적으로 적층된 구조로도 형성하며, 도프트 폴리실리콘층은 100 내지 150Å의 두께로 형성되고, 언도프트 폴리실리콘층은 350 내지 400Å의 두께로 형성된다. The lower electrode is formed in a deposition chamber where the temperature is maintained at about 530 ° C. and the pressure is maintained at 0.5 to 1 Torr. In this case, the lower electrode may be formed of only SiH 4 source gas of 800 to 1200 sccm, or of PH 3 doping gas of 150 to 250 sccm and SiH 4 source gas of 800 to 1200 sccm. The lower electrode may be formed of a structure in which a doped polysilicon layer and an undoped polysilicon layer are sequentially stacked. The doped polysilicon layer is formed to a thickness of 100 to 150 GPa, and the undoped polysilicon layer is It is formed in thickness.

선택적 준안정 폴리실리콘은 핵형성 시간(Seeding Time)을 50 내지 120초로 하고, 어닐링 시간을 100 내지 250초로 하며, 약 5sccm의 Si2H6를 공급하여 형성한다. Selective metastable polysilicon is formed by supplying a nucleation time (Seeding Time) of 50 to 120 seconds, annealing time of 100 to 250 seconds, and Si 2 H 6 of about 5 sccm.

유전체막은 질화막 및 산화막을 순차적으로 증착하여 형성하며, 상부 전극은 폴리실리콘으로 형성한다.
The dielectric film is formed by sequentially depositing a nitride film and an oxide film, and the upper electrode is formed of polysilicon.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail.

도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도이다. 1A to 1H are cross-sectional views of devices sequentially shown to explain a method of manufacturing a capacitor of a semiconductor device according to the present invention.

도 1a를 참조하면, 소정의 공정을 통해 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(11) 상에 소정의 패턴으로 비트 라인(12)을 형성하고, 측벽에는 절연막 스페이서(13)를 형성한다. Referring to FIG. 1A, a bit line 12 is formed in a predetermined pattern on a semiconductor substrate 11 on which various elements for forming a semiconductor device are formed through a predetermined process, and insulating film spacers 13 are formed on sidewalls. do.

도 1b를 참조하면, 전체 상부에 제 1 절연층(14) 및 식각 정지층(15)을 순차적으로 형성한다. 이후 식각 정지층(15) 및 제 1 절연층(14)의 소정 영역을 포토 리소그라피/식각 공정으로 제거하여 반도체 기판(11)의 접합 영역이 노출되는 콘택홀(16)을 형성한다.Referring to FIG. 1B, the first insulating layer 14 and the etch stop layer 15 are sequentially formed on the whole. Subsequently, predetermined regions of the etch stop layer 15 and the first insulating layer 14 are removed by a photolithography / etch process to form contact holes 16 exposing the junction regions of the semiconductor substrate 11.

이때, 식각 정지층(15)은 질화막으로 형성한다. In this case, the etch stop layer 15 is formed of a nitride film.

도 1c를 참조하면, 콘택홀(16)이 완전히 매립되도록 전체 상부에 전도성 물질층을 형성한 후 식각 정지층(15) 상부의 전도성 물질층을 제거하여 콘택 플러그(17)를 형성한다. 이때, 식각 정지층(15) 상부의 전도성 물질층을 제거할 때 에치 백(Etch Back)과 같은 식각 공정으로 과도 식각하여 콘택홀(16)의 소정 깊이까지 콘택 플러그(17)를 제거한다. Referring to FIG. 1C, a contact plug 17 is formed by forming a conductive material layer on the entire upper portion of the contact hole 16 so as to completely fill the contact hole 16, and then removing the conductive material layer on the etch stop layer 15. In this case, when the conductive material layer on the etch stop layer 15 is removed, the contact plug 17 is removed to a predetermined depth of the contact hole 16 by excessive etching by an etching process such as an etch back.

전도성 물질층은 폴리실리콘을 증착하여 형성하여 폴리 플러그로 콘택 플러그(17)를 형성할 수 있다. 또한, 콘택 플러그(17)는 폴리실리콘층, TiSix막, TiN막이 순차적으로 적층된 구조로 형성할 수 있으며, 이러한 경우도 폴리실리콘층을 보다 더 많이 과도 식각하여 전체적으로 콘택 플러그가 콘택홀의 소정 깊이까지만 형성되도록 한다. The conductive material layer may be formed by depositing polysilicon to form the contact plug 17 with the poly plug. In addition, the contact plug 17 may have a structure in which a polysilicon layer, a TiSix film, and a TiN film are sequentially stacked. In this case, too, the polysilicon layer is excessively etched so that the contact plug as a whole has a predetermined depth of the contact hole. To form.

도 1d를 참조하면, 전체 상부에 제 2 절연층(18)을 형성한 후 포토 리소그라피/식각 공정으로 소정 영역을 식각하여 콘택 플러그(17)를 노출시킨다. Referring to FIG. 1D, after forming the second insulating layer 18 over the entire surface, the contact plug 17 is exposed by etching a predetermined region by a photolithography / etch process.

제 2 절연층(18)은 일반적으로 캡 옥사이드층이라 하며, 제 2 절연층(18)이 식각되는 형태에 따라 후속 공정에서 형성될 커패시터 하부 전극의 형태가 결정된다. The second insulating layer 18 is generally referred to as a cap oxide layer, and the shape of the capacitor lower electrode to be formed in a subsequent process is determined by the shape of the second insulating layer 18 being etched.

일반적으로, 제 2 절연층(18)의 높이가 커패시터 하부 전극의 높이를 결정하고, 식각되는 폭이 커패시터 하부 전극의 폭을 결정한다. 또한, 제 2 절연층(18)이 식각된 영역은 콘택홀(16)의 폭보다 넓다. 이때, 제 2 절연층(18)의 소정 영역을 식각하는 과정에서 하부의 제 1 절연층(14)은 식각 정지층(15)에 의해 식각되지 않는다. 커패시터의 하부 전극은 실린더형, 스택형 등등 여러 가지로 형성될 수 있으나, 이하에서는 하부 전극을 형성하는 실린더형으로 형성하는 것으로 하여 설명하기로 한다. In general, the height of the second insulating layer 18 determines the height of the capacitor lower electrode, and the width etched determines the width of the capacitor lower electrode. In addition, the region where the second insulating layer 18 is etched is wider than the width of the contact hole 16. In this case, in the process of etching the predetermined region of the second insulating layer 18, the lower first insulating layer 14 is not etched by the etch stop layer 15. The lower electrode of the capacitor may be formed in various ways, such as a cylinder type, a stack type, etc. Hereinafter, the lower electrode of the capacitor will be described as being formed in a cylindrical shape forming the lower electrode.

도 1e를 참조하면, 콘택홀(16)을 포함한 전체 상부에 하부 전극 물질층을 형성한 후 제 2 절연층(18) 상부의 하부 전극 물질층을 제거하여 각각 독립된 하부 전극(19)을 형성한다. 제 2 절연층(18) 상부의 하부 전극 물질층은 화학적 기계적 연마등과 같은 평탄화 공정으로 제거된다. Referring to FIG. 1E, after forming the lower electrode material layer on the entire top including the contact hole 16, the lower electrode material layer on the second insulating layer 18 is removed to form independent lower electrodes 19, respectively. . The lower electrode material layer on top of the second insulating layer 18 is removed by a planarization process such as chemical mechanical polishing or the like.

하부 전극(19)은 온도가 약 530℃로 유지되고, 압력이 0.5내지 1Torr로 유지된 증착 챔버에서 형성된다. 하부 전극(19)은 불순물 도핑 가스 없이 실리콘 소오스 가스만으로 형성할 수 있으며, 이때 실리콘 소오스 가스로는 SiH4를 사용하며, 공급되는 양은 800 내지 1200sccm으로 한다. 불순물 도핑 가스를 공급할 경우 150 내지 250 sccm의 유량으로 PH3를 공급한다. 하부 전극(19)은 도프트 폴리실리콘층 및 언도프트 폴리실리콘층이 순차적으로 적층된 구조로도 형성할 수 있는데, 이때, 도프트 폴리실리콘층은 100 내지 150Å의 두께로 형성되며, 언도프트 폴리실리콘층은 350 내지 400Å의 두께로 형성된다. The lower electrode 19 is formed in a deposition chamber where the temperature is maintained at about 530 ° C. and the pressure is maintained at 0.5 to 1 Torr. The lower electrode 19 may be formed of only a silicon source gas without an impurity doping gas. In this case, SiH 4 is used as the silicon source gas, and the amount supplied is 800 to 1200 sccm. When the impurity doping gas is supplied, PH 3 is supplied at a flow rate of 150 to 250 sccm. The lower electrode 19 may be formed in a structure in which a doped polysilicon layer and an undoped polysilicon layer are sequentially stacked. In this case, the doped polysilicon layer is formed to a thickness of 100 to 150 kPa, and the undoped poly The silicon layer is formed to a thickness of 350 to 400 GPa.

도 1f를 참조하면, 제 2 절연층(18)을 제거한다. 이로써, 실리더형 하부 전극(19)이 형성된다. Referring to FIG. 1F, the second insulating layer 18 is removed. As a result, the cylinder type lower electrode 19 is formed.

도 1g를 참조하면, 하부 전극(19)의 표면에 선택적 준안정 폴리실리콘(Selective Metastable Poly-Silicon; 20)을 형성한다. Referring to FIG. 1G, a selective metastable polysilicon 20 is formed on the surface of the lower electrode 19.

선택적 준안정 폴리실리콘(20)은 핵형성 시간(Seeding Time)을 50 내지 120초로 하고, 어닐링 시간을 100 내지 250초로 하며, 약 5sccm의 Si2H6를 공급하여 형성한다. The selective metastable polysilicon 20 is formed by supplying a nucleation time (Seeding Time) of 50 to 120 seconds, annealing time of 100 to 250 seconds, and supplying about 2 sccm of Si 2 H 6 .

도 1h를 참조하면, 하부 전극(19)을 포함한 전체 상부에 유전체막(21) 및 상부 전극(22)을 순차적으로 형성한다. Referring to FIG. 1H, the dielectric film 21 and the upper electrode 22 are sequentially formed on the entire top including the lower electrode 19.

이때, 유전체막(21)은 질화막 및 산화막을 순차적으로 증착하여 형성하며, 상부 전극(22)은 폴리실리콘으로 형성한다. In this case, the dielectric film 21 is formed by sequentially depositing a nitride film and an oxide film, and the upper electrode 22 is formed of polysilicon.

도 2a 및 도 2b는 종래 기술과 본 발명에 따른 커패시터 하부 전극의 차이를 설명하기 위하여 도시한 소자의 단면 사진이다. 2A and 2B are cross-sectional photographs of the device illustrated to explain the difference between the prior art and the capacitor lower electrode according to the present invention.

도 2a를 참조하면, 종래에는 제 1 절연층(31)에 콘택홀이 형성되고, 콘택홀이 콘택 플러그(32)로 완전히 매립된다. 따라서, 하부 전극(33)은 제 1 절연층(31) 상부에만 형성된다. Referring to FIG. 2A, a contact hole is formed in the first insulating layer 31, and the contact hole is completely filled with the contact plug 32. Therefore, the lower electrode 33 is formed only on the first insulating layer 31.

하지만, 도 2b를 참조하면, 본 발명에서는 제 1 절연층(41)에 콘택홀이 형성 되고, 콘택 플러그(42)는 콘택홀의 소정 깊이 이하에만 형성되므로 하부 전극(43)이 콘택홀의 상부(40)에서부터 형성된다. 따라서, 하부 전극(43)의 면적이 증가하여 소자 동작에 필요한 커패시터의 정전 용량을 충분히 확보할 수 있다.
However, referring to FIG. 2B, in the present invention, since the contact hole is formed in the first insulating layer 41 and the contact plug 42 is formed only below a predetermined depth of the contact hole, the lower electrode 43 is formed on the upper portion 40 of the contact hole. Formed from). Therefore, the area of the lower electrode 43 is increased to sufficiently secure the capacitance of the capacitor required for device operation.

상술한 바와 같이, 본 발명은 콘택 플러그의 상부를 과도 식각으로 제거하고, 콘택 플러그가 제거된 콘택홀의 나머지 부분을 커패시터의 하부 전극 영역으로 사용하므로써 추가 공정없이 하부 전극의 면적을 증대시켜 소자 동작에 필요한 커패시터의 정전 용량을 확보하여 소자의 전기적 특성을 향상시키는 효과가 있다. As described above, according to the present invention, the upper portion of the contact plug is removed by excessive etching, and the remaining portion of the contact hole from which the contact plug is removed is used as the lower electrode region of the capacitor, thereby increasing the area of the lower electrode without further processing. It is effective to secure the capacitance of the capacitor required to improve the electrical characteristics of the device.

Claims (10)

하부구조가 형성된 반도체 기판 상에 제 1 절연층 및 식각 정지층을 순차적으로 형성한 후 상기 식각 정지층 및 상기 제1 절연층을 식각하여 상기 비트라인 사이에 콘택홀을 형성하는 단계;Forming a contact hole between the bit lines by sequentially forming a first insulating layer and an etch stop layer on the semiconductor substrate on which the substructure is formed, and then etching the etch stop layer and the first insulating layer; 상기 콘택홀에 상기 제1 절연층보다 낮은 높이로 콘택 플러그를 형성하는 단계;Forming a contact plug at a height lower than the first insulating layer in the contact hole; 전체 상부에 제 2 절연층을 형성한 후 상기 제 2 절연층을 상기 콘택홀보다 넓게 식각하여 상기 콘택 플러그를 노출시키는 단계;Forming a second insulating layer over the entire surface to expose the contact plug by etching the second insulating layer wider than the contact hole; 상기 콘택홀의 나머지 부분을 포함한 전체 상부에 하부 전극 물질층을 형성한 후 상기 제 2 절연층 상부의 상기 하부 전극 물질층을 제거하여 각각 독립된 하부 전극을 형성하는 단계;Forming a lower electrode material layer on the entire top including the remaining portion of the contact hole and then removing the lower electrode material layer on the second insulating layer to form independent lower electrodes, respectively; 상기 제 2 절연층을 제거한 후 상기 하부 전극의 표면에 선택적 준안정 폴리실리콘을 형성하는 단계;Forming a selective metastable polysilicon on the surface of the lower electrode after removing the second insulating layer; 상기 하부 전극을 포함한 상기 반도체 기판 상부에 유전체막 및 상부 전극을 순차적으로 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.And sequentially forming a dielectric film and an upper electrode on the semiconductor substrate including the lower electrode. 제 1 항에 있어서,The method of claim 1, 상기 식각 정지층은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.And the etch stop layer is formed of a nitride film. 제 1 항에 있어서,The method of claim 1, 상기 콘택 플러그는 상기 콘택홀이 완전히 매립되도록 전체 상부에 폴리실리콘층을 형성한 후 상기 식각 정지막 상부의 상기 폴리실리콘층을 제거하되 상기 콘택홀 내부에 상기 제1 절연층의 높이보다 낮은 높이로 잔류되도록 상기 폴리실리콘층을 제거하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.The contact plug may have a polysilicon layer formed on the entire upper portion of the contact plug so as to completely fill the contact hole, and then remove the polysilicon layer on the etch stop layer. And removing the polysilicon layer so as to remain. 제 1 항에 있어서,The method of claim 1, 상기 콘택 플러그는 폴리실리콘층, TiSix막, TiN막이 순차적으로 적층된 구조로 형성하되, 상기 콘택 플러그의 높이가 상기 제1 절연층의 높이보다 낮도록 상기 폴리실리콘층의 높이를 조절하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.The contact plug may have a structure in which a polysilicon layer, a TiSix layer, and a TiN layer are sequentially stacked, and the height of the polysilicon layer may be adjusted so that the height of the contact plug is lower than that of the first insulating layer. Capacitor manufacturing method of a semiconductor device. 제 1 항에 있어서,The method of claim 1, 상기 하부 전극은 온도가 530℃로 유지되고, 압력이 0.5내지 1Torr로 유지된 증착 챔버에서 형성되는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.The lower electrode is a capacitor manufacturing method of a semiconductor device, characterized in that the temperature is maintained at 530 ℃, the pressure is maintained in the deposition chamber is maintained at 0.5 to 1 Torr. 제 1 항에 있어서, The method of claim 1, 상기 하부 전극은 800 내지 1200sccm의 SiH4 소오스 가스만으로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.The lower electrode is a capacitor manufacturing method of the semiconductor device, characterized in that formed with only SiH 4 source gas of 800 to 1200sccm. 제 1 항에 있어서,The method of claim 1, 상기 하부 전극은 150 내지 250 sccm의 PH3 도핑 가스와 800 내지 1200sccm의 SiH4 소오스 가스로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.The lower electrode is a capacitor manufacturing method of a semiconductor device, characterized in that formed with a PH 3 doping gas of 150 to 250 sccm and SiH 4 source gas of 800 to 1200sccm. 제 1 항에 있어서,The method of claim 1, 상기 하부 전극은 도프트 폴리실리콘층 및 언도프트 폴리실리콘층이 순차적으로 적층된 구조도 형성하며, 상기 도프트 폴리실리콘층은 100 내지 150Å의 두께로 형성되고, 상기 언도프트 폴리실리콘층은 350 내지 400Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.The lower electrode may also have a structure in which a doped polysilicon layer and an undoped polysilicon layer are sequentially stacked, the doped polysilicon layer is formed to a thickness of 100 to 150 kPa, and the undoped polysilicon layer is 350 to A capacitor manufacturing method of a semiconductor device, characterized in that formed to a thickness of 400. 제 1 항에 있어서,The method of claim 1, 상기 선택적 준안정 폴리실리콘은 핵형성 시간(Seeding Time)을 50 내지 120초로 하고, 어닐링 시간을 100 내지 250초로 하며, 5sccm의 Si2H6를 공급하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.The selective metastable polysilicon has a nucleation time of 50 to 120 seconds, annealing time of 100 to 250 seconds, and is formed by supplying 5 sccm of Si 2 H 6 to manufacture a capacitor of a semiconductor device. Way. 제 1 항에 있어서,The method of claim 1, 상기 유전체막은 질화막 및 산화막을 순차적으로 증착하여 형성하며, 상기 상부 전극은 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.The dielectric film is formed by sequentially depositing a nitride film and an oxide film, wherein the upper electrode is formed of polysilicon.
KR1020010037786A 2001-06-28 2001-06-28 Method of manufacturing a capacitor in a semiconductor device KR100824136B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010037786A KR100824136B1 (en) 2001-06-28 2001-06-28 Method of manufacturing a capacitor in a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010037786A KR100824136B1 (en) 2001-06-28 2001-06-28 Method of manufacturing a capacitor in a semiconductor device

Publications (2)

Publication Number Publication Date
KR20030001917A KR20030001917A (en) 2003-01-08
KR100824136B1 true KR100824136B1 (en) 2008-04-21

Family

ID=27712000

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010037786A KR100824136B1 (en) 2001-06-28 2001-06-28 Method of manufacturing a capacitor in a semiconductor device

Country Status (1)

Country Link
KR (1) KR100824136B1 (en)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100521362B1 (en) 2002-05-28 2005-10-12 삼성전자주식회사 Method of forming storage nodes
KR100524973B1 (en) 2003-06-25 2005-10-31 삼성전자주식회사 Fabricating method for semiconductor device comprising capacitor
KR100572382B1 (en) 2003-11-21 2006-04-18 삼성전자주식회사 Capacitors in semiconductor devices and methods of manufacturing the same
KR100741682B1 (en) * 2004-12-03 2007-07-23 한국전자통신연구원 Method of fabricating SiGe BiCMOS device
KR100632938B1 (en) 2004-12-22 2006-10-12 삼성전자주식회사 DRAM device having capacitor and method of forming the same

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000012944A (en) * 1998-08-03 2000-03-06 윤종용 Dynamic random access memory device and the method of the same
KR20000025636A (en) * 1998-10-13 2000-05-06 김영환 Method for manufacturing capacitor of semiconductor memory device
KR20000044930A (en) * 1998-12-30 2000-07-15 김영환 Fabrication method of capacitor for semiconductor device
KR20000044893A (en) * 1998-12-30 2000-07-15 김영환 Fabrication method of capacitor for semiconductor device
KR20000060687A (en) * 1999-03-18 2000-10-16 윤종용 Cylindrical capacitor having hsg silicons on its inner surface and a method for fabricating thereof
KR20010039178A (en) * 1999-10-29 2001-05-15 윤종용 Method for fabricating a fully planarized dram device
KR20010045595A (en) * 1999-11-05 2001-06-05 윤종용 Method for forming a capacitor of a semiconductor device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000012944A (en) * 1998-08-03 2000-03-06 윤종용 Dynamic random access memory device and the method of the same
KR20000025636A (en) * 1998-10-13 2000-05-06 김영환 Method for manufacturing capacitor of semiconductor memory device
KR20000044930A (en) * 1998-12-30 2000-07-15 김영환 Fabrication method of capacitor for semiconductor device
KR20000044893A (en) * 1998-12-30 2000-07-15 김영환 Fabrication method of capacitor for semiconductor device
KR20000060687A (en) * 1999-03-18 2000-10-16 윤종용 Cylindrical capacitor having hsg silicons on its inner surface and a method for fabricating thereof
KR20010039178A (en) * 1999-10-29 2001-05-15 윤종용 Method for fabricating a fully planarized dram device
KR20010045595A (en) * 1999-11-05 2001-06-05 윤종용 Method for forming a capacitor of a semiconductor device

Also Published As

Publication number Publication date
KR20030001917A (en) 2003-01-08

Similar Documents

Publication Publication Date Title
KR20040008619A (en) Method for fabricating semiconductor device
KR100824136B1 (en) Method of manufacturing a capacitor in a semiconductor device
KR100471401B1 (en) Method for fabrication of contact pad of semiconductor device
US5960295A (en) Method for fabricating a storage plate of a semiconductor capacitor
KR100415519B1 (en) Method of manufacturing a semiconductor device
US20070269979A1 (en) Method of forming a pattern and method of manufacturing a semiconductor device using the same
KR100356814B1 (en) Method of fabricating a capacitor in semiconductor device
KR100575855B1 (en) A method of fabricating a capacitor in semiconductor device
KR100275947B1 (en) Method of fabricating capacitor for semiconductor device
KR100587032B1 (en) Method of manufacturing semiconductor memory device
KR100589498B1 (en) Method of manufacturing semiconductor device
KR100616495B1 (en) Method for fabrication of semiconductor device enable to decrease inter-layer lattice mismatch between silicon layer and silicon thin film
KR100494127B1 (en) Method for forming plug in semiconductor device
KR100434705B1 (en) method for forming gate electrode
KR100465635B1 (en) The method for forming capacitor in semiconductor device
KR19990084555A (en) Contact Forming Method of Semiconductor Device
KR20040039592A (en) Method of manufacturing a capacitor of a semiconductor device
KR100372637B1 (en) Method for fabricating semiconductor device
KR100269626B1 (en) Method of fabricating capacitor
KR20040107215A (en) Semiconductor memory device having storage node electrode with surface recess and method for manufacturing the same
KR20000045326A (en) Method for manufacturing semiconductor memory device
KR20020024722A (en) Method for forming capacitor of semiconductor device and structure thereof
KR19990003900A (en) Method for forming charge storage electrode of semiconductor device
KR20030027184A (en) Capacitor in semiconductor device and method of manufacturing the same
KR20000040723A (en) Method for fabricating semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110325

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee