KR100190524B1 - Stroage electrode capacitor fabrication method of semiconductor device - Google Patents
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Abstract
본원에서는 반도체 소자의 전하 저장 전극의 제조방법을 개시한다. 그 방법은 반도체 기판 상부에 제1열산화막을 형성한 다음, 소정의 감광막 패턴을 형성하고, 이의 형태로 비등방성 식각을 실시하여 트랜치를 형성하는 단계; 상기 제1열산화막 및 감광막 패턴을 제거한 다음, 전체 구조 상부에 제2열산화막 및 질화막을 순차적으로 형성하는 단계; 상기 질화막을 사진식각법으로 선택적으로 식각한 후, 반도체 기판내에 채널 스토퍼를 형성하는 단계; 기판상의 소정의 영역에 필드 산화막을 형성한 후, 상기의 질화막 및 제2열산화막을 제거하는 단계; 기판상의 소정의 영역에 게이트 산화막 및 게이트 전극을 형성한 후, 저농도 불순물을 이온 주입하는 단계; 전체 구조 상부에 제1TEOS 산화막을 증착하고, 이를 비등방성 식각하여 상기 게이트 전극과 상기 트랜치의 측벽에 산화막 스페이서를 형성한 다음, 반도체 기판의 노출부위에 고농도 불순물을 이온주입하여 고농도 불순물 이온 주입 영역을 형성하는 단게; 전체 구조 상부에 제2TEOS 산화막을 증착하고, 이를 상기 고농도 불순물 이온 주입 영역이 노출되도록 사진식각법으로 식각하여 콘택홀을 형성하는 단게; 전체 구조 상부에 전하 저장 전극용 제1폴리실리콘막을 형성하고, 이것의 상부에 감광막 패턴을 형성한 다음, 상기 제2TEOS막의 소정 부분이 노출되도록 상기의 제1폴리실리콘막을 비등방성 식각하는 단계; 상기 감광막 패턴을 도포 방지막으로 하여 전체 구조 상부에 액상 산화막을 형성한 다음, 상기 감광막 패턴을 제거하는 단계; 전체 구조 상부에 전하 저장 전극용 제2폴리실리콘막을 형성하고, 요홈 부위에 감광막을 매립하는 단계; 상기 감광막을 식각 마스크로 하여 상기 제2폴리실리콘막의 노출부위를 비등방성 식각하여 실린더형 전하 저장 전극을 형성하는 단계; 및 상기 감광막 및 액상 산화물을 제거하는 단계를 포함한다.Disclosed herein is a method of manufacturing a charge storage electrode of a semiconductor device. The method includes forming a trench by forming a first thermal oxide film on a semiconductor substrate, then forming a predetermined photoresist pattern, and performing anisotropic etching in the form thereof; Removing the first thermal oxide film and the photoresist pattern, and sequentially forming a second thermal oxide film and a nitride film on the entire structure; Selectively etching the nitride film by a photolithography method, and then forming a channel stopper in the semiconductor substrate; Forming a field oxide film in a predetermined region on the substrate, and then removing the nitride film and the second thermal oxide film; Forming a gate oxide film and a gate electrode in a predetermined region on the substrate, and then ion implanting low concentration impurities; A first TEOS oxide layer is deposited on the entire structure, and anisotropically etched to form an oxide spacer on the sidewalls of the gate electrode and the trench, and then implanting a high concentration impurity ion implantation region into an exposed portion of the semiconductor substrate. Forming crab; Depositing a second TEOS oxide layer over the entire structure, and etching the second TEOS oxide layer by photolithography to expose the high concentration impurity ion implantation region; Forming a first polysilicon film for a charge storage electrode on the entire structure, forming a photoresist pattern on the upper portion thereof, and then anisotropically etching the first polysilicon film to expose a predetermined portion of the second TEOS film; Forming a liquid oxide film over the entire structure by using the photoresist pattern as a coating prevention film, and then removing the photoresist pattern; Forming a second polysilicon film for the charge storage electrode on the entire structure, and embedding a photoresist film in the recess portion; Anisotropically etching the exposed portion of the second polysilicon film using the photoresist as an etch mask to form a cylindrical charge storage electrode; And removing the photosensitive film and the liquid oxide.
Description
제1도는 종래의 캐패시터의 구조중 스택 구조의 전하 저장 전극을 보여주는 도면1 is a view showing a charge storage electrode of a stacked structure of the structure of a conventional capacitor
제2도는 본 발명의 일 실시예에 따른 반도체 소자의 전하 저장 전극의 제조방법을 설명하기 위한 도면2 is a view for explaining a method of manufacturing a charge storage electrode of a semiconductor device according to an embodiment of the present invention
＊ 도면의 주요부분에 대한 부호의 설명＊ Explanation of symbols on main parts of drawing
1, 11 : 반도체 기판 2, 17 : 필드 산화막1, 11: semiconductor substrate 2, 17: field oxide film
3, 18 : 게이트 산화막 4, 19 : 게이트 전극3, 18: gate oxide film 4, 19: gate electrode
4A : 게이트 전극용 워드라인 5, 20 : 산화막 스페이서4A: word line for gate electrode 5, 20: oxide spacer
6, 21 : 고농도 불순물 주입 영역 7 : 절연용 산화막6, 21: high concentration impurity implantation region 7: insulating oxide film
8 : 전하 저장 전극 12 : 제1열산화막8 charge storage electrode 12 first thermal oxide film
13 : 트랜치 형성용 감광막 패턴 14 : 트랜치13: photoresist pattern for forming a trench 14: trench
15 : 제2열산화막 16 : 질화막15: second thermal oxide film 16: nitride film
22 : 제2TEOS 산화막 23 : 제1폴리실리콘막22: second TEOS oxide film 23: first polysilicon film
24 : 전하 저장 전극용 감광막 패턴 25 : 액상 산화막24 photosensitive film pattern for charge storage electrode 25 liquid oxide film
26 : 제2폴리실리콘막 27 : 감광막26: second polysilicon film 27: photosensitive film
28 : 실린더형 전하 저장 전극28: cylindrical charge storage electrode
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 DRAM에 사용되는 전하 저장 전극의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a charge storage electrode used in a DRAM.
일반적으로, DRAM은 하나의 트랜지스터와 하나의 캐패시터로 구성된다.Generally, a DRAM consists of one transistor and one capacitor.
따라서, 소자가 고집적화됨에 따라 캐패시터, 특히 전하 저장 전극이 차지하는 면적이 감소되어 소자 동작에 필요로 하는 적절한 캐패시턴스를 얻기 위해서 여러가지 구조의 캐패시터가 제안되었다.Accordingly, as the device is highly integrated, capacitors having various structures have been proposed in order to reduce the area occupied by capacitors, especially charge storage electrodes, so as to obtain proper capacitance required for device operation.
첨부도면 제1도는 종래의 캐패시터의 구조중 스택 구조의 전하 저장 전극을 보여주는 도면이다. 제1도와 관련하여 종래의 전하 저장 전극의 제조방법을 설명하면, 우선, 반도체 기판(1)의 액티브 영역상에 게이트 산화막(3), 게이트 전극(4), 산화막 스페이서(5), 소오스/드레인 전극용 고농도 불순물 주입영역(6)으로 이루어진 MOSFET를 통상의 방법으로 형성한다. 그런 다음, 상기의 필드 산화막(2)상에 게이트 전극용 워드라인(4A)이 형성된 상태에서, 상기 고농도 불순물 주입영역(6)에 전기적으로 접속되는 전하 저장 전극(8)을 게이트 전극(4)에서 워드라인(4A)까지 형성하되, 절연용 산화막(7)에 의해 절연된 상태로 형성한다.1 is a view showing a charge storage electrode of a stacked structure in the structure of a conventional capacitor. Referring to FIG. 1, a conventional method for manufacturing a charge storage electrode is described. First, a gate oxide film 3, a gate electrode 4, an oxide spacer 5, a source / drain on an active region of a semiconductor substrate 1 are described. A MOSFET consisting of a highly doped impurity implantation region 6 for the electrode is formed by a conventional method. Then, in the state where the gate electrode word line 4A is formed on the field oxide film 2, the charge storage electrode 8 electrically connected to the high concentration impurity implantation region 6 is connected to the gate electrode 4. To the word line 4A, but insulated by the insulating oxide film 7.
그러나, 상기의 종래 방법에 따라 제조된 스택 구조를 갖는 전하 저장 전극은 동일한 단위 셀의 면적에서 캐패시터의 용량을 증대시키는데에 한계가 있다는 문제점이 있었다. 이러한 문제점을 극복하기 위하여 전하 저장 전극을 3차원의 실린더 형태로 형성하는 것이 실시되고 있지만, 이것은 공정이 복잡하여 제조 수율이 저하의 원인이 된다.However, there is a problem that the charge storage electrode having the stack structure manufactured according to the conventional method has a limitation in increasing the capacity of the capacitor in the same unit cell area. In order to overcome such a problem, forming the charge storage electrode in the form of a three-dimensional cylinder has been practiced, but this is a complicated process and causes a decrease in manufacturing yield.
따라서, 본 발명의 목적은 상기의 문제점을 해결하기 위하여 안출된 것으로, 캐패시터의 용량을 증대시킬 수 있으면서도, 공정이 비교적 단순하여 제조 수율을 증대시킬 수 있는 반도체 소자의 전하 저장 전극의 제조방법을 제공하는데에 있다.Accordingly, an object of the present invention is to solve the above problems, to provide a method for manufacturing a charge storage electrode of a semiconductor device that can increase the capacity of the capacitor, while increasing the manufacturing yield by a relatively simple process. It is in
상기의 목적을 달성하기 위하여, 본 발명의 반도체 소자의 전하 저장 전극의 제조방법은In order to achieve the above object, the manufacturing method of the charge storage electrode of the semiconductor device of the present invention
(A) 반도체 기판 상부에 제1열산화막을 형성한 다음, 소정의 감광막 패턴을 형성하고, 이의 형태로 비등방성 식각을 실시하여 트랜치를 형성하는 단계;(A) forming a first photoresist layer on the semiconductor substrate, then forming a predetermined photoresist pattern, and performing anisotropic etching in the form to form a trench;
(B) 상기 제1열산화막 및 감광막 패턴을 제거한 다음, 전체 구조 상부에 제2열산화막 및 질화막을 순차적으로 형성하는 단계;(B) removing the first thermal oxide film and the photosensitive film pattern, and then sequentially forming a second thermal oxide film and a nitride film on the entire structure;
(C) 상기 질화막을 사진식각법으로 선택적으로 식각한 후, 반도체 기판내에 채널 스토퍼를 형성하는 단계;(C) selectively etching the nitride film by photolithography, and then forming a channel stopper in the semiconductor substrate;
(D) 기판상의 소정의 영역에 필드 산화막을 형성한 후, 상기의 질화막 및 제2열산화막을 제거하는 단계;(D) forming a field oxide film in a predetermined region on the substrate, and then removing the nitride film and the second thermal oxide film;
(E) 기판상의 소정의 영역에 게이트 산화막 및 게이트 전극을 형성한 후, 저농도 불순물을 이온 주입하는 단계;(E) forming a gate oxide film and a gate electrode in a predetermined region on the substrate, and then ion implanting low concentration impurities;
(F) 전체 구조 상부에 제1TEOS 산화막을 증착하고, 이를 비등방성 식각하여 상기 게이트 전극과 상기 트랜치의 측벽에 산화막 스페이서를 형성한 다음, 반도체 기판의 노출부위에 고농도 불순물을 이온주입하여 고농도 불순물 이온 주입 영역을 형성하는 단계;(F) depositing a first TEOS oxide film over the entire structure, anisotropically etching and forming an oxide spacer on the sidewalls of the gate electrode and the trench, and implanting a high concentration impurity ion into an exposed portion of the semiconductor substrate. Forming an injection region;
(G) 전체 구조 상부에 제2TEOS 산화막을 증착하고, 이를 상기 고농도 불순물 이온 주입 영역이 노출되도록 사진식각법으로 식각하여 콘택홀을 형성하는 단계;(G) depositing a second TEOS oxide layer over the entire structure, and etching the second TEOS oxide layer by photolithography to expose the high concentration impurity ion implantation region to form a contact hole;
(H) 전체 구조 상부에 전하 저장 전극용 제1폴리실리콘막을 형성하고, 이것의 상부에 감광막 패턴을 형성한 다음, 상기 제2TEOS막의 소정 부분이 노출되도록 상기의 제1폴리실리콘막을 비등방성 식각하는 단계;(H) forming a first polysilicon film for a charge storage electrode on the entire structure, a photosensitive film pattern on the upper portion thereof, and then anisotropically etching the first polysilicon film so that a predetermined portion of the second TEOS film is exposed. step;
(I) 상기 감광막 패턴을 도포 방지막으로 하여 전체 구조 상부에 액상 산화막을 형성한 다음, 상기 감광막 패턴을 제거하는 단계;(I) forming a liquid oxide film on the entire structure using the photoresist pattern as a coating prevention film, and then removing the photoresist pattern;
(J) 전체 구조 상부에 전하 저장 전극용 제2폴리실리콘막을 형성하고, 요홈 부위에 감광막을 매립하는 단계;(J) forming a second polysilicon film for the charge storage electrode on the entire structure, and embedding a photoresist film in the recess portion;
(K) 상기 감광막을 식각 마스크로 하여 상기 제2폴리실리콘막의 노출부위를 비등방성 식각하여 실린더형 전하 저장 전극을 형성하는 단계; 및(K) anisotropically etching the exposed portion of the second polysilicon film using the photoresist as an etch mask to form a cylindrical charge storage electrode; And
(L) 상기 감광막 및 액상 산화물을 제거하는 단계를 포함하는 것을 특징으로 한다.(L) characterized in that it comprises the step of removing the photosensitive film and the liquid oxide.
본 발명에 의하면, 액상 산화막(liquid phase oxide)이 감광막이 형성된 부위에는 형성되지 않는 특성을 이용함으로써, 캐패시터의 용량을 증대시킬 수 있는 실린더형 전하 저장 전극을 비교적 간단한 방식으로 제조할 수 있다.According to the present invention, a cylindrical charge storage electrode capable of increasing the capacity of a capacitor can be manufactured in a relatively simple manner by utilizing the property that a liquid phase oxide is not formed in a portion where a photosensitive film is formed.
이하, 본 발명의 바람직한 실시예를 첨부 도면에 의거하여 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제2도(a) 내지 (g)는 본 발명의 일 실시예에 따른 반도체 소자의 전하 저장 전극의 제조방법을 설명하기 위한 도면이다.2A to 2G are diagrams for describing a method of manufacturing a charge storage electrode of a semiconductor device according to an exemplary embodiment of the present invention.
우선, 제2도(a)에서 도시된 바와 같이, 반도체 기판(11)의 상부에 제1열산화막(12)을 약 100∼300Å의 두께로 형성한 다음, 이것의 상부에 트랜치 형성용 감광막 패턴(13)을 형성한다. 그런 다음, 감광막 패턴(13)이 형성되지 않은 반도체 기판(11)의 영역을 비등방성 식각하여 약 5,000∼12,000Å의 깊이를 갖는 트랜티(14)를 형성한다. 이때, 트랜치(14)는 도시하지는 않았지만, 후공정으로 전하 저장 전극이 접속되는 액티브 영역의 일부분에서 필드 영역을 거쳐 인접하는 액티브 영역의 다른 전하 저장 전극이 접속되는 영역까지 형성한다.First, as shown in FIG. 2A, a first thermal oxide film 12 is formed on the semiconductor substrate 11 to a thickness of about 100 to 300 kPa, and then a trench forming photoresist pattern is formed on the semiconductor substrate 11. (13) is formed. Thereafter, an area of the semiconductor substrate 11 on which the photoresist pattern 13 is not formed is anisotropically etched to form a trench 14 having a depth of about 5,000 to 12,000 Å. At this time, although not shown, the trench 14 is formed later in the process from a portion of the active region to which the charge storage electrode is connected, through the field region, to a region to which other charge storage electrodes of the adjacent active region are connected.
그런 다음, 감광막 패턴(13) 및 제1열산화막(12)을 제거한 후, (b)에서 도시된 바와 같이 전체 구조 상부에 제2열산화막(15)를 100∼300Å의 두께로 형성한 다음, 질화막(16)을 1,000∼1,500Å의 두께로 형성한다. 그후, 제2열산화막(15)의 소정 부분이 노출되도록 질화막(16)을 사진 식각법으로 식각한 후, 그에 따른 노출 부위에 채널 스토퍼 영역(도면에서 +로 도시함)을 형성한다.Then, after removing the photosensitive film pattern 13 and the first thermal oxide film 12, as shown in (b) to form a second thermal oxide film 15 to a thickness of 100 ~ 300Å over the entire structure, The nitride film 16 is formed to a thickness of 1,000 to 1,500 kPa. Thereafter, the nitride film 16 is etched by a photolithography method so that a predetermined portion of the second thermal oxide film 15 is exposed, and then a channel stopper region (shown as + in the figure) is formed in the exposed portion.
그런 다음, (c)에서 도시된 바와 같이, 통상의 열산화법에 따라 필드 산화막(17)을 형성하고, 인산을 사용하여 질화막을 제거한 다음, 불산을 사용하여 제2열산화막을 제거한다.Then, as shown in (c), the field oxide film 17 is formed by a conventional thermal oxidation method, the nitride film is removed using phosphoric acid, and the second thermal oxide film is removed using hydrofluoric acid.
그리고 나서, (d)에서 도시된 바와 같이, 반도체 기판(11) 상의 예정된 영역에 약 50∼150Å의 게이트 산화막(18) 및 게이트 전극(19)을 형성하고 저농도 불순물을 주입한 다음, 전체 구조 상부에 제1TEOS 산화막을 약 1,000∼2,000Å의 두께로 증착한다. 이어서, 상기 제1TEOS 산화막을 비등방성 식각하여 게이트 전극(19)과 트랜치(14)의 측벽에 산화막 스페이서(20)를 형성하고, 고농도 불순물을 이온 주입하여 반도체 기판(11)의 노출 부위에 고농도 불순물 주입 영역(21)을 형성한다.Then, as shown in (d), a gate oxide film 18 and a gate electrode 19 of about 50 to 150 microseconds are formed in a predetermined region on the semiconductor substrate 11, and a low concentration impurity is implanted, and then the top of the entire structure The first TEOS oxide film is deposited to a thickness of about 1,000 to 2,000 GPa. Subsequently, the first TEOS oxide film is anisotropically etched to form oxide spacers 20 on the sidewalls of the gate electrode 19 and the trench 14, and high concentration impurities are implanted into the exposed portions of the semiconductor substrate 11. The injection region 21 is formed.
그런 다음, (e)에서 도시된 바와 같이, 전체 구조 상부에 제2TEOS 산화막(22)을 약 1,500∼3,000Å의 두께로 증착한 다음, 제2TEOS 산화막(22)을 불순물 주입 영역(21)의 소정 부분이 노출되도록 사진 식각법으로 선택적으로 식각하여 콘택홀(미도시)을 형성한다. 다음에, 전체 구조 상부에 전하 저장 전극용 제1폴리실리콘막(23)을 약 2,000∼3,000Å의 두께로 증착하고, 전하 저장 전극용 감광막 패턴(24)을 형성하고, 이의 형태로 비등방성 식각으로 실시하여 상기 제2TEOS 산화막(22)의 소정 부분을 노출시킨다.Then, as shown in (e), a second TEOS oxide film 22 is deposited on the entire structure to a thickness of about 1,500 to 3,000 Å, and then the second TEOS oxide film 22 is deposited in the impurity implantation region 21. A contact hole (not shown) is formed by selectively etching the portion to expose the portion. Next, a first polysilicon film 23 for charge storage electrodes is deposited on the entire structure to a thickness of about 2,000 to 3,000 kPa, to form a photoresist film pattern 24 for charge storage electrodes, and anisotropic etching in the form thereof. A predetermined portion of the second TEOS oxide film 22 is exposed.
그후, (f)에서 도시된 바와 같이, 감광막 패턴(24)을 도포 방지막으로 하여 전체 구조 상부에 액상 산화막(25)을 형성하고 감광막 패턴(24)을 제거한다. 이어서, 전체 구조 상부에 전하 저장 전극용 제2폴리실리콘막(26)을 약 1,500∼2,500Å의 두께로 증착하고, 결과되는 요홈 부위에 감광막(27)을 매립한다.Thereafter, as shown in (f), the liquid oxide film 25 is formed over the entire structure by using the photoresist pattern 24 as a coating prevention film, and the photoresist pattern 24 is removed. Subsequently, a second polysilicon film 26 for charge storage electrodes is deposited on the entire structure to a thickness of about 1,500 to 2,500 Pa, and the photoresist film 27 is embedded in the resultant groove.
그리고 나서, 감광막(27)을 식각 마스로하여 제2폴리실리콘막(26)의 노출 부위를 비등방성 식각하여, (g)에서 도시된 바와 같이 실린더형 전하 저장 전극(28)을 형성한다. 다음에, 상기 감광막 및 액상 산화막을 각각 제거한다.Then, the exposed portion of the second polysilicon film 26 is anisotropically etched using the photosensitive film 27 as an etch mask to form a cylindrical charge storage electrode 28 as shown in (g). Next, the photosensitive film and the liquid oxide film are removed, respectively.
이상에서와 같이 본 실시예에 의하면, 액상 산화막(25)을 사용하여 전하 저장 전극(28)을 제조함으로써, 공정이 단순화 되어 제조 수율이 향상될 뿐만 아니라, 트랜치의 요부에 전하 저장 전극이 접속되어 단위 면적당 캐패시턴스를 증대시킬 수 있다.As described above, according to the present embodiment, by manufacturing the charge storage electrode 28 using the liquid oxide film 25, the process is simplified, and the manufacturing yield is improved, and the charge storage electrode is connected to the recess of the trench. Capacitance per unit area can be increased.
또한, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention is not limited to said Example, It can variously change and implement in the range which does not deviate from the summary.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950069476A KR100190524B1 (en) | 1995-12-30 | 1995-12-30 | Stroage electrode capacitor fabrication method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950069476A KR100190524B1 (en) | 1995-12-30 | 1995-12-30 | Stroage electrode capacitor fabrication method of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970054146A KR970054146A (en) | 1997-07-31 |
| KR100190524B1 true KR100190524B1 (en) | 1999-06-01 |
Family
ID=19448469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950069476A KR100190524B1 (en) | 1995-12-30 | 1995-12-30 | Stroage electrode capacitor fabrication method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100190524B1 (en) |
-
1995
- 1995-12-30 KR KR1019950069476A patent/KR100190524B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970054146A (en) | 1997-07-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20041230 Year of fee payment: 7 |
|
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