Claims (6)
반도체 집적 소자의 디램(DRAM) 제조방법에 있어서, N-Well(N형 웰) (또는 P-Well)이 형성된 반도체기판(2) 위에 필드 산화막(2)을 성장하고, 상기 필드 산화막(2)이 없는 일부영역에 수직의 MOSFET 채널영역 형성을 위한 트렌치(3)을 형성하는 제1단계, 상기 제1단기 후에 게이트 산화막(4)과 게이트 전극(6) 및 워드선(7)용 폴리실리콘을 다음 불순물 주입공정을 수행하고 상기 폴리실리콘을 패턴하여 소정의 크기로 게이트 전극(6)을 형성하여 최종적인 미세 게이트 전극(6) 및 워드선(7) 형성을 위해 감광막(5)을 현상한 다음에 상기 감광막(5)으로 노출된 폴리실리콘을 식각해 최종적인 게이트 전극(6) 및 워드선(7)을 형성하여 상기 감광막(5)을 제거하는 제2단계, 상기 제2단계 후에 잔류된 상기 폴리실리콘막에 불순물 이온주입을 실시하고 스페이서 산화막(8)을 형성한 다음 MOSFET 활성영역(9,9′)을 형성하고 소자간 절연을 위해 일정두께의 절연 산화막(10) 및 BPSG막(11)을 도포하고 전면 식각으로 평탄화 공정은 수행하는 제3단계, 상기 제3단계 후에 일정두께의 마스크 폴리실리콘(12)을 증착하고 비트선 콘택 홀 마스크를 이용해 상기 마스크 폴리실리콘(12)과 약간의 VPSG막(11)을 식각한 다음, 일정두께의 폴리실리콘을 증착시켜 비등방성 방식으로 식각해 스페이서 폴리실리콘(13)을 형성하는 제4단계, 상기 제4단계 후에 상기 활성영역(9) 위에 콘택 홀을 형성하고 상기 콘택홀에 불순물이 주입된 폴리실리콘은 증착시켜 활성영역과 접속시킨 다음에 그 위에 폴리실리콘을 차례로 식각해 비트선(14,14′)을 형성한 다음에 절연 산화막(15), BPSG막(16)을 차례로 증착하여 상기 BPSG막(16)을 전면 식각으로 평탄화 공정을 행한 후에 식각 장애막(17), 희생 산화막(18), 마스크 폴리실리콘(19)은 차례로 증착하는 제5단계 상기 제5단계후에 상기 마스크 폴리실리콘(19), 희생 산화막(18), 그리고 식각 장애막(17)을 차례로 식각한 다음에 스페이서 폴리실리콘(20)을 형성하여 MOSFET의 활성 영역(9′)위에 콘택홀을 형성하고 상기 콘택 홀위에 불순물이 주입된 폴리실리콘을 증착시켜 활성영역과 접속시킨 다음 소정의 크기로 전하보존 전극(21)을 형성하는 제6단계, 상기 제6단계 후에 상기 희생 산화막(18)을 식각하여 상기 전하보존전극(21)의 표면을 따라 유전막(22)을 증착한 다음에 불순물이 주입되 폴리실리콘을 증착하고 마스크를 이용 폴리실리콘을 식각해 플레이트 전극(23)을 형성하는 제7단계로 구비되어지는 것을 특징으로하는 반도체 집적 소자의 디램(DRAM) 제조방법.In the DRAM manufacturing method of a semiconductor integrated device, a field oxide film 2 is grown on a semiconductor substrate 2 on which an N-Well (N type well) (or P-Well) is formed, and the field oxide film 2 is formed. In the first step of forming a trench 3 for forming a MOSFET channel region perpendicular to a partial region without a region, the polysilicon for the gate oxide film 4, the gate electrode 6, and the word line 7 is formed after the first step. Next, an impurity implantation process is performed and the polysilicon is patterned to form the gate electrode 6 to a predetermined size, and the photoresist film 5 is developed to form the final fine gate electrode 6 and the word line 7. A second step of removing the photoresist film 5 by etching the polysilicon exposed to the photoresist film 5 to form a final gate electrode 6 and a word line 7, and remaining after the second step. Impurity ion implantation into the polysilicon film to form a spacer oxide film 8 A third step of forming a negative MOSFET active region (9, 9 '), applying an insulating oxide film (10) and a BPSG film (11) having a predetermined thickness to insulate the devices, and performing a planarization process by etching the entire surface; After the step, the mask polysilicon 12 having a predetermined thickness is deposited, and the mask polysilicon 12 and some VPSG film 11 are etched using a bit line contact hole mask, and then polysilicon having a predetermined thickness is deposited by A fourth step of forming the spacer polysilicon 13 by isotropic etching, and forming a contact hole on the active region 9 after the fourth step, and depositing polysilicon implanted with impurities into the contact hole. And the polysilicon are sequentially etched to form the bit lines 14 and 14 ', and then the insulating oxide film 15 and the BPSG film 16 are deposited in order to etch the BPSG film 16 entirely. After the flattening step The barrier film 17, the sacrificial oxide film 18, and the mask polysilicon 19 are sequentially deposited. After the fifth step, the mask polysilicon 19, the sacrificial oxide film 18, and the etching barrier film 17 are formed. ) Is sequentially etched to form a spacer polysilicon 20 to form a contact hole on the active region 9 'of the MOSFET, and deposit polysilicon implanted with impurities on the contact hole to contact the active region. After the sixth step of forming the charge preservation electrode 21 to the size of, the sacrificial oxide film 18 is etched to deposit the dielectric film 22 along the surface of the charge preservation electrode 21 after the sixth step. And a seventh step of depositing polysilicon by implanting impurities and etching the polysilicon by using a mask to form a plate electrode (23).
제1항에 있어서, 상기 제2단계의 게이트 전극(6)은 수직 구조를 이루어 채널은 상기 제1단계의 트렌치(3)의 깊이를 조절함으로써 이루어지는 것은 특징으로하는 반도체 집적 소자의 디램(DRAM) 제조방법.The DRAM of claim 1, wherein the gate electrode 6 of the second stage has a vertical structure, and the channel is formed by adjusting the depth of the trench 3 of the first stage. Manufacturing method.
제1항에 있어서, 상기 제5단계의 비트선(14)형성은 폴리실리콘(12,13)과 BPSG막(11)의 식각 선택비를 이용한 자기정렬 방식으로 상기 MOSFET의 활성영역(5) 위에 형성된 콘택 홀에 증착되어 지는 것은 특징으로하는 반도체 집적 소자의 디램(DRAM) 제조방법.The method of claim 1, wherein the formation of the bit line 14 in the fifth step is performed on the active region 5 of the MOSFET in a self-aligning manner using an etch selectivity of the polysilicon 12,13 and the BPSG film 11. A method of manufacturing a DRAM of a semiconductor integrated device, characterized in that is deposited in the formed contact hole.
제1항에 있어서, 상기 제6단계의 전하보존전극(21) 형성은 폴리실리콘(19,20)과BPSG막(16)의 식각 선택비를 이용한 자기정렬 방식으로 MOSFET의 활성영역(9′)위에 형성된 콘택 홀에 증착 되어 지는 것을 특징으로하는 반도체 집적 소자의 디램(DRAM) 제조방법.The active region 9 'of the MOSFET according to claim 1, wherein the charge storage electrode 21 is formed in the sixth step by a self-aligning method using an etching selectivity of the polysilicon 19,20 and the BPSG film 16. A DRAM manufacturing method of a semiconductor integrated device, which is deposited on a contact hole formed thereon.
제1항에 있어서, 상기 제5단계의 식각 장애물(17)은 실리콘 질화막인 것을 특징으로하는 반도체 집적 소자의 디램(DRAM) 제조방법.The method of claim 1, wherein the etching obstacle (17) of the fifth step is a silicon nitride film.
제1항에 있어서, 상기 제7단계의 유전막(22)은 NO(nitride-oxide) 또는 ONO(nitrid-oxide-nitride)의 복합구조중 어느 하나로 이루어 지는 것을 특징으로하는 반도체 집적 소자의 디램(DRAM) 제조방법.The DRAM of claim 1, wherein the dielectric layer 22 of the seventh step is formed of one of a complex structure of NO (nitride-oxide) or ONO (nitrid-oxide-nitride). ) Manufacturing method.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.