KR100228356B1 - Method for forming a storage node in semiconductor device - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION
반도체 장치 제조방법.Semiconductor device manufacturing method.
2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention
셀 영역과 주변 회로 영역간의 단차를 최소화하여 소자의 고집적화를 실현하기 위한 반도체 장치의 전하저장전극 형성방법을 제공하고자 함.The present invention aims to provide a method of forming a charge storage electrode of a semiconductor device for minimizing a step between a cell region and a peripheral circuit region to realize high integration of a device.
3. 발명의 해결방법의 요지3. Summary of Solution to Invention
본 발명은 실린더 구조 형성을 위해 형성되는 희생산화막을 제거하지 않고 주변회로 영역에 잔류시킨 다음, 이후의 공정을 진행시킴으로써, 셀 영역과 주변회로 영역간의 단차를 제거할 수 있는 반도체 장치의 전하저장전극 형성방법을 제공하고자 함.According to the present invention, the sacrificial oxide film formed to form a cylinder structure is left in the peripheral circuit region without removing the charge storage electrode of the semiconductor device which can eliminate the step between the cell region and the peripheral circuit region by performing a subsequent process. To provide a formation method.
4. 발명의 중요한 용도4. Important uses of the invention
반도체 장치 제조 공정 중 전하저장전극 형성 공정에 이용됨.Used in the process of forming the charge storage electrode in the semiconductor device manufacturing process.
Description
본 발명은 반도체 소자 제조 공정중 캐패시터의 용량을 확보하기 위한 전하저장전극 형성방법에 관한 것으로, 특히 셀 영역과 주변 회로 영역간의 단차를 최소화하여 소자의 고집적화를 실현하기 위한 반도체 장치의 전하저장전극 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a charge storage electrode for securing a capacitor capacity during a semiconductor device manufacturing process, and in particular, to form a charge storage electrode of a semiconductor device for minimizing the difference between a cell region and a peripheral circuit region to achieve high integration of the device. It is about a method.
일반적으로, 디램(DRAM)을 비롯한 범용의 반도체 소자가 고집적화되어감에 따라 단위 셀당 전하저장전극이 형성될 면적이 감소되고있어, 전하저장전극을 3차원 형상으로 형성하여 표면적을 극대화시키므로써, 단위 셀당 필요시되는 전하저장용량을 확보하는 기술은 현재 많은 연구 및 개발중에 잇다.In general, the area in which charge storage electrodes are formed per unit cell is decreasing as general-purpose semiconductor devices such as DRAMs are highly integrated, thereby maximizing the surface area by forming the charge storage electrodes in a three-dimensional shape. Technology to secure the required charge storage capacity per cell is currently under research and development.
제1도는 종래기술에 따른 반도체 장치의 전하저장전극 형성 공정 단면도로, 소정의 하부층이 형성된 반도체 기판(1)상에 층간절연막(2)을 선택식각하여 소정부위의 반도체 기판(1)이 노출되는 전하저장전극용 콘택홀을 형성하고, 상기 전하저장전극 콘택홀 측벽에 산화막 스페이서(3)를 형성한 후, 전체구조 상부에 전하저장전극용 제1폴리실리콘막(4)을 형성한다.1 is a cross-sectional view illustrating a process of forming a charge storage electrode of a semiconductor device according to the related art, in which an interlayer insulating film 2 is selectively etched on a semiconductor substrate 1 on which a predetermined lower layer is formed to expose a semiconductor substrate 1 at a predetermined portion. After forming a contact hole for the charge storage electrode, and forming an oxide spacer 3 on the sidewalls of the charge storage electrode contact hole, a first polysilicon film 4 for the charge storage electrode is formed on the entire structure.
이어서, 주변회로 영역(7) 상부의 상기 전하저장전극용 제1폴리실리콘막(4)을 제거한 후, 전체구조 상부에 희생산화막(5)을 형성한 다음, 전하저장전극 형성용 마스크를 사용하여 상기 희생산화막(5) 및 전하저장전극용 제1폴리실리콘막(4)을 차례로 건식식각한 것을 도시한 것으로, 이때 상기 희생산화막(5)은 전하저장전극 마스크를 사용한 식각 공정에 의해 셀 영역(6)에만 잔류시키고 주변회로 영역(7)의 희생산화막(5)은 식각 공정에 의해 완전히 제거함에 따라 셀 영역(6)과 주변회로 영역(7)간의 단차가 발생하게 된다.Subsequently, after removing the first polysilicon film 4 for the charge storage electrode on the peripheral circuit region 7, the sacrificial oxide film 5 is formed on the entire structure, and then using the mask for forming the charge storage electrode. The sacrificial oxide film 5 and the first polysilicon film 4 for the charge storage electrode are sequentially dry-etched. In this case, the sacrificial oxide film 5 is formed by the etching process using the charge storage electrode mask. 6) and the sacrificial oxide film 5 of the peripheral circuit region 7 is completely removed by an etching process, thereby causing a step between the cell region 6 and the peripheral circuit region 7.
그러나, 반도체 소자의 고집적화 추세에 따라 단위 셀당 전하저장전극이 형성될 면적이 감소하게되므로 필요한 전하저장 용량을 얻기위해서는 상기 희생산화막의 두께를 계속해서 증가시켜야하는데, 상기 희생산화막의 두께를 계속해서 증가시키게 될 경우 셀 영역과 주변회로 영역간의 단차는 더욱 커지게되어 이후의 금속배선 콘택홀 형성을 위한 마스킹 공정시 초점 심도(Depth Of Focus)한계로 인한 해상도(Resolution)가 떨어지는 것과 난반사등에 의한 소자의 페일을 발생하게 되는 등의 문제점이 있었다.However, the area in which charge storage electrodes are formed per unit cell decreases according to the trend of higher integration of semiconductor devices, so that the thickness of the sacrificial oxide layer must be continuously increased to obtain the necessary charge storage capacity. The thickness of the sacrificial oxide layer is continuously increased. In this case, the step between the cell area and the peripheral circuit area becomes larger so that the resolution due to the depth of focus limit and the reflection of the device due to diffuse reflection etc. in the masking process for forming the metallization contact hole later. There was a problem such as a failure occurs.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 셀 영역과 주변 회로 영역간의 단차를 최소화하여 소자의 고집적화를 실현하기 위한 반도체 장치의 전하저장전극 형성방법을 제공하는데 그 목적이 있다.Disclosure of Invention The present invention devised to solve the above problems is to provide a method of forming a charge storage electrode of a semiconductor device for realizing high integration of a device by minimizing a step difference between a cell region and a peripheral circuit region.
제1도는 종래기술에 따른 반도체 장치의 전하저장전극 형성 공정 단면도.1 is a cross-sectional view of a charge storage electrode forming process of a semiconductor device according to the prior art.
제2(a)도 내지 제2(c)도는 본 발명의 일실시예에 따른 반도체 장치의 전하저장전극 형성 공정 단면도.2 (a) to 2 (c) are cross-sectional views of a charge storage electrode forming process of a semiconductor device according to an embodiment of the present invention.
제3(a)도 내지 제3(c)도는 본 발명의 다른 실시예에 따른 반도체 장치의 전하저장전극 형성공정 단면도.3 (a) to 3 (c) are cross-sectional views of a charge storage electrode forming process of a semiconductor device according to another embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10,30 : 반도체 기판 11,31 : 층간절연막10,30 semiconductor substrate 11,31 interlayer insulating film
12,32 : 산화막 스페이서 14,34 : 희생산화막12,32 oxide film spacer 14,34 sacrificial oxide film
13,15,17,33,35,37 : 폴리실리콘막13,15,17,33,35,37: Polysilicon Film
16,36 : 유전막 18,38 : BPSG막16,36: dielectric film 18,38: BPSG film
19,39 : 셀 영역 20,40 : 주변회로 영역19,39 cell area 20,40 peripheral circuit area
상기 목적을 달성하기 위하여 본 발명은 반도체 기판상의 층간절연막을 선택식각하여 소정부위의 반도체 기판이 노출되는 전하저장전극 콘택홀을 형성하는 단계; 전체구조 상부에 전하저장전극용 제1전도막을 형성하는 단계; 셀 영역과 오버랩되는 소정의 마스크를 사용하여 주변회로 영역상부에 상기 전하저장전극용 제1전도막을 식각하여 제거하는 단계; 전체구조 상부에 희생막을 형성하는 단계; 전하저장전극용 마스크 및 주변회로 영역과 오버랩되는 소정의 마스크를 사용하여 상기 희생막 및 전하저장전극용 제1전도막을 식각하는 단계; 전체구조 상부에 전하저장전극용 제2전도막을 형성하고 마스크없이 전면식각하여 상기 전하저장전극용 제1전도막 및 상기 희생막 측벽에 전하저장전극용 제2전도막 스페이서를 형성하는 단계; 주변회로 영역과 오버랩되는 소정의 마스크를 사용하여 상기 셀 영역상의 희생막을 제거하는 단계; 및 전체구조 상부에 유전막 및 플래이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, the present invention comprises the steps of selectively etching the interlayer insulating film on the semiconductor substrate to form a charge storage electrode contact hole to expose the semiconductor substrate of a predetermined portion; Forming a first conductive film for a charge storage electrode on the entire structure; Etching and removing the first conductive film for the charge storage electrode on the peripheral circuit region by using a mask overlapping the cell region; Forming a sacrificial layer on the entire structure; Etching the sacrificial film and the first conductive film for the charge storage electrode using a mask for the charge storage electrode and a predetermined mask overlapping with the peripheral circuit region; Forming a second conductive film for the charge storage electrode on the entire structure and etching the entire surface without a mask to form a first conductive film for the charge storage electrode and a second conductive film spacer for the charge storage electrode on the sidewalls of the sacrificial film; Removing the sacrificial layer on the cell region using a mask overlapping the peripheral circuit region; And forming a dielectric film and a plate electrode on the entire structure.
또한, 본 발명은 반도체 기판상의 층간절연막을 선택식각하여 소정부위의 반도체 기판이 노출되는 전하저장전극 콘택홀을 형성하는 단계; 전체구조 상부에 전하저장전극용 제1전도막 및 희생막을 형성하는 단계; 전하저장전극용 마스크 및 주변회로 영역과 오버랩되는 소정의 마스크를 사용하여 상기 희생막 및 전하저장전극용 제1전도막을 식각하는 단계; 전체구조 상부에 전하저장전극용 제2전도막을 형성하고 마스크없이 전면식각하여 상기 전하저장전극용 제1전도막 및 상기 희생막 측벽에 전하저장전극용 제2전도막 스페이서를 형성하는 단계; 주변회로영역과 오버랩되는 소정의 마스크를 사용하여 상기 셀 영역상의 희생막을 제거하는 단계; 및 전체구조 상부에 유전막 및 플래이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.In addition, the present invention may include forming a charge storage electrode contact hole in which a semiconductor substrate of a predetermined portion is exposed by selectively etching an interlayer insulating layer on the semiconductor substrate; Forming a first conductive film and a sacrificial film for the charge storage electrode on the entire structure; Etching the sacrificial film and the first conductive film for the charge storage electrode using a mask for the charge storage electrode and a predetermined mask overlapping with the peripheral circuit region; Forming a second conductive film for the charge storage electrode on the entire structure and etching the entire surface without a mask to form a first conductive film for the charge storage electrode and a second conductive film spacer for the charge storage electrode on the sidewalls of the sacrificial film; Removing the sacrificial layer on the cell region using a mask overlapping with the peripheral circuit region; And forming a dielectric film and a plate electrode on the entire structure.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
제2(a)도 내지 제2(c)도는 본 발명의 일실시예에 따른 반도체 장치의 전하저장전극형성 공정 단면도이다.2 (a) to 2 (c) are cross-sectional views of a charge storage electrode forming process of a semiconductor device according to an embodiment of the present invention.
먼저, 제2(a)도는 소정의 하부층이 형성된 반도체 기판(10)상에 층간절연막(11)을 선택식각하여 소정부위의 반도체 기판(10)이 노출되는 전하저장전극용 콘택홀을 형성하고, 상기 전하저장전극 콘택홀 측벽에 산화막 스페이서(12)를 형성한 후, 전체구조 상부에 전하저장전극용 제1폴리실리콘막(13)을 형성한 다음, 셀 영역(19)에 오버랩되는 마스크를 사용하여 상기 주변회로 영역(20)상의 상기 전하저장전극용 제1폴리실리콘막(13)을 제거한 후, 전체구조 상부에 희생산화막으로 HTO(High Temperature Oxide; 이하 HTO라 칭함)(14)을 형성한 다음, 전하저장전극 형성용 마스크 및 주변회로 영역(20)과 정오버랩되는 마스크를 사용하여 상기 HTO막(14)및 전하저장전극용 제1폴리실리콘막(13)을 차례로 건식식각한 것을 도시한 것이다.First, in FIG. 2 (a), an interlayer insulating film 11 is selectively etched on a semiconductor substrate 10 having a predetermined lower layer to form a contact hole for a charge storage electrode exposing the semiconductor substrate 10 at a predetermined portion. After the oxide spacer 12 is formed on the sidewalls of the charge storage electrode contact hole, a first polysilicon film 13 for the charge storage electrode is formed on the entire structure, and then a mask overlapping the cell region 19 is used. After removing the first polysilicon film 13 for the charge storage electrode 13 on the peripheral circuit region 20, a HTO (High Temperature Oxide) 14 is formed on the entire structure as a sacrificial oxide film. Next, the HTO film 14 and the first polysilicon film 13 for the charge storage electrode 13 are sequentially dry-etched using a mask for forming the charge storage electrode and a mask overlapping the peripheral circuit region 20. will be.
이때, 상기 희생산화막인 HTO막 대신 MTO(Midium Temperature Oxide)막 또는 LTO(Low Temperature Oxide)막을 사용할 수 있다.In this case, a medium temperature oxide (MTO) film or a low temperature oxide (LTO) film may be used instead of the HTO film, which is the sacrificial oxide film.
이어서 제2(b)도는 전체구조 상부에 전하저장전극용 제2폴리실리콘막을 증착한 후, 마스크없이 전면식각하여 상기 셀 영역(19)상의 전하저장전극용 제1폴리실리콘막(13) 및 HTO막(14) 그리고, 주변회로 영역(20)상의 HTO막(14) 측벽에 전하저장전극용 제2폴리실리콘막 스페이서(15)를 형성한 것을 도시한 것이다.Subsequently, the second polysilicon film for the charge storage electrode is deposited on the entire structure, and then the entire surface is etched without a mask to form the first polysilicon film 13 and the HTO for the charge storage electrode on the cell region 19. The film 14 and the second polysilicon film spacer 15 for the charge storage electrode are formed on the sidewalls of the HTO film 14 on the peripheral circuit region 20.
마지막으로, 제2(c)도는 주변회로 영역(20)에 정오버랩되는 마스크를 사용하여 상기 셀 영역(19)상의 HTO막(14)을 습식식각 공정에 의해 제거하고, 전체구조 상부에 유전막(16) 및 플래이트 전극용 폴리실리콘막(17)을 차례로 형성한 후, 플래이트 전극용 마스크를 사용한 일련의 식각공정에 의해 상기 플래이트 전극용 폴리실리콘막(17) 및 유전막(16)을 식각하여 플래이트 전극을 형성한 다음, 이후에 형성될 금속배선과의 절연 및 평탄화를 위하여 전체구조 상부에 BPSG(Boro Phosphorous Silicate Glass; 이하 BPSG라 칭함)막(18)을 형성하여 평탄화한 것을 도시한 것이다.Lastly, in FIG. 2C, the HTO film 14 on the cell region 19 is removed by a wet etching process using a mask overlapping the peripheral circuit region 20, and a dielectric film ( 16) and the polysilicon film 17 for the plate electrode are sequentially formed, and then the polysilicon film 17 and the dielectric film 16 for the plate electrode are etched by a series of etching processes using a mask for the plate electrode. And then planarized by forming a BPSG (Boro Phosphorous Silicate Glass) film 18 on the entire structure for insulation and planarization with the metal wiring to be formed later.
제3(a)도 내지 제3(c)도는 본 발명의 다른 실시예에 따른 반도체 장치의 전하저장전극 형성 공정 단면도이다.3 (a) to 3 (c) are cross-sectional views of a charge storage electrode forming process of a semiconductor device according to another embodiment of the present invention.
먼저, 제3(a)도는 소정의 하부층이 형성된 반도체 기판(30)상에 층간절연막(31)을 선택식각하여 소정부위의 반도체 기판(30)이 노출되는 전하저장전극용 콘택홀을 형성하고, 상기 전하저장전극 콘택홀 측벽에 산화막 스페이서(32)를 형성한 후, 전체구조 상부에 전하저장전극용 제1폴리실리콘막(33)을 형성하고, 주변회로 영역(40)상의 전하저장전극용 제1폴리실리콘막(33) 식각 공정을 진행하지 않고, 전체구조 상부에 HTO막(34)을 형성한 다음, 전하저장전극 형성용 마스크 및 주변회로영역(40)과 정오버랩되는 마스크를 사용하여 상기 HTO막(34) 및 전하저장전극용 제1폴리실리콘막(33)을 차례로 건식식각한 것을 도시한 것이다. 미설명 부호 "39"는 셀 영역을 나타낸다.First, in FIG. 3 (a), an interlayer insulating layer 31 is selectively etched on the semiconductor substrate 30 on which a predetermined lower layer is formed, thereby forming a contact hole for a charge storage electrode exposing the semiconductor substrate 30 at a predetermined portion. After the oxide spacer 32 is formed on the sidewalls of the charge storage electrode contact hole, the first polysilicon layer 33 for the charge storage electrode is formed on the entire structure, and the charge storage electrode on the peripheral circuit region 40 is formed. 1The HTO film 34 is formed on the entire structure without performing the etching process of the polysilicon film 33, and then using the mask for forming the charge storage electrode and the mask overlapping with the peripheral circuit region 40 above, The HTO film 34 and the first polysilicon film 33 for the charge storage electrode are sequentially dry-etched. Reference numeral "39" denotes a cell area.
이어서, 제3(b)도는 전체구조 상부에 전하저장전극용 제2폴리실리콘막을 증착한 후, 마스크없이 전면식각하여 상기 셀 영역(39)상의 전하저장전극용 제1폴리실리콘막(33) 및 HTO막(34) 그리고, 주변회로 영역(40)상의 전하저장극용 제1폴리실리콘막(33) 및 HTO막(34) 측벽에 전하저장전극용 제2폴리실리콘막 스페이서(35)를 형성한 것을 도시한 것이다.Subsequently, in FIG. 3 (b), the second polysilicon film for the charge storage electrode is deposited on the entire structure, and then etched entirely without a mask to form the first polysilicon film 33 for the charge storage electrode on the cell region 39. The first polysilicon film 33 for the charge storage electrode 33 and the second polysilicon film spacer 35 for the charge storage electrode are formed on the sidewalls of the HTO film 34 on the peripheral circuit region 40. It is shown.
마지막으로, 제3(c)도는 주변회로 영역(40)에 정오버랩되는 마스크를 사용하여 상기 셀 영역(39)상의 HTO막(34)을 습식식각 공정에 의해 제거하고, 전체구조 상부에 유전막(36) 및 플래이트 전극용 폴리실리콘막(37)을 차례로 형성한 후, 플래이트 전극용 마스크를 사용한 일련의 식각공정에 의해 상기 플래이트 전극용 폴리실리콘막(37) 및 유전막(36)을 식각하여 플래이트 전극을 형성한 다음, 이후에 형성될 금속배선과의 절연 및 평탄화를 위하여 전체구조 상부에 BPSG막(38)을 형성하여 평탄화한 것을 도시한 것이다.Finally, in FIG. 3C, the HTO film 34 on the cell region 39 is removed by a wet etching process using a mask overlapping the peripheral circuit region 40, and the dielectric film (on top of the entire structure) is removed. 36) and the polysilicon film 37 for the plate electrode are sequentially formed, and then the polysilicon film 37 and the dielectric film 36 for the plate electrode are etched by a series of etching processes using a mask for the plate electrode. And then planarized by forming a BPSG film 38 on the entire structure for insulation and planarization with the metal wiring to be formed later.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어서 명백할 것이다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be evident to those who have knowledge of.
상기와 같이 이루어지는 본 발명은 실린더 구조 형성을 위해 형성되는 희생산화막을 제거하지 않고 주변회로 영역에 잔류시킴으로써, 셀 영역과 주변회로 영역간의 단차를 제거할 수 있어 후속 금속배선 형성 공정의 신뢰성을 향상시킬 수 있다.According to the present invention made as described above, by remaining in the peripheral circuit region without removing the sacrificial oxide film formed to form the cylinder structure, the step difference between the cell region and the peripheral circuit region can be removed, thereby improving the reliability of the subsequent metal wiring forming process. Can be.
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