KR19990004907A

KR19990004907A - Semiconductor device and manufacturing method thereof

Info

Publication number: KR19990004907A
Application number: KR1019970029067A
Authority: KR
Inventors: 이남영
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1997-06-30
Filing date: 1997-06-30
Publication date: 1999-01-25

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION

본 발명은 반도체 제조 분야에 관한 것임.The present invention relates to the field of semiconductor manufacturing.

2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention

본 발명은 딥 이온주입 영역을 채널 하부에 집중되도록 형성하여 접합 항복전압의 감소를 방지하면서 펀치-쓰루(punch-through) 현상을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하고자 함.The present invention is to provide a semiconductor device and a method of manufacturing the same by forming a deep ion implantation region to be concentrated in the lower portion of the channel to prevent a punch-through phenomenon while preventing a decrease in junction breakdown voltage.

3. 발명의 해결방법의 요지3. Summary of Solution to Invention

본 발명은 반대 도핑 공정을 실시하여 채널 하부의 딥 이온주입 영역의 도핑 레벨은 그대로 유지하면서, n⁺소오스/드레인 접합 하부의 딥 이온주입 영역의 도핑 레벨만을 크게 감소시킴.The present invention performs a reverse doping process to significantly reduce the doping level of the deep ion implantation region under the n ⁺ source / drain junction while maintaining the doping level of the deep ion implantation region under the channel.

4. 발명의 중요한 용도4. Important uses of the invention

NMOS 제조에 이용됨.Used to manufacture NMOS.

Description

Semiconductor device and manufacturing method thereof

본 발명은 반도체 제조 분야에 관한 것으로, 특히 반도체 장치를 구성하는 기본 소자인 n 채널 모스 트랜지스터(이하 NMOS라고 칭함) 제조 공정에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the field of semiconductor manufacturing, and more particularly to a process for manufacturing an n-channel MOS transistor (hereinafter referred to as NMOS), which is a basic element constituting a semiconductor device.

반도체 장치의 고집적화에 따라 NMOS의 채널(channel) 길이가 0.5㎛ 이내로 줄어들게 되었고, 이에 따라 펀치-쓰루(punch-through)에 의한 누설전류가 증가하게 되었다.As the semiconductor device is highly integrated, the channel length of the NMOS is shortened to within 0.5 μm, thereby increasing the leakage current due to punch-through.

이러한 펀치-쓰루(punch-through)에 의한 누설전류를 감소시키기 위하여 문턱전압 조절을 위한 이온주입과는 별도로 웰 지역의 일정 깊이에 도핑 농도를 증가시키기 위한 p형 불순물 이온주입(통상적으로 딥 이온주입(deep implantation)이라고 함)을 실시하고 있다.P-type impurity ion implantation (usually deep ion implantation) to increase the doping concentration at a certain depth in the well region, in addition to ion implantation for adjusting the threshold voltage, in order to reduce leakage current caused by such punch-through. (called deep implantation).

그러나, 이러한 딥 이온주입에 의해 n⁺접합(junction) 아래의 도핑 농도가 높아져 접합 항복전압(junction breakdowm voltage)이 10 V 이하로 낮아지게 된다. 따라서 5 V 버전(version)의 메모리 또는 비 메모리 디바이스 중 0.5㎛ 이하의 채널 길이를 갖는 축소형 디바이스의 개발과, 전압 공급에 좀 더 안정적인 디바이스의 개발이 어려운 문제점이 있었다.However, due to the deep ion implantation, the doping concentration under the n ⁺ junction is increased to lower the junction breakdow voltage to 10 V or less. Therefore, it has been difficult to develop a miniaturized device having a channel length of 0.5 μm or less among 5 V versions of memory or non-memory devices, and to develop a device more stable in voltage supply.

본 발명은 딥 이온주입 영역을 채널 하부에 집중되도록 형성하여 접합 항복전압의 감소를 방지하면서 펀치-쓰루 현상을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device and a method of manufacturing the same, which can prevent a punch-through phenomenon by forming a deep ion implantation region concentrated in a lower portion of a channel, thereby preventing a decrease in junction breakdown voltage.

도 1a 내지 도 1c는 본 발명의 일실시예에 따른 n 채널 모스 트랜지스터 제조 공정도.1A to 1C are diagrams illustrating a process of manufacturing an n-channel MOS transistor according to an exemplary embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : p 웰11 : 소자분리막10: p well 11: device isolation membrane

12 : 딥 이온주입 영역13 : V_th-n이온주입 영역12: deep ion implantation region 13: V _th-n ion implantation region

14 : 게이트 산화막15 : 게이트 전극14 gate oxide film 15 gate electrode

16 : 스페이서 산화막16: spacer oxide film

상기와 같은 목적을 달성하기 위하여 본 발명의 반도체 장치는 반도체 기판 상의 소정 부위에 형성된 제1 도전형 웰, 상기 제1 도전형 웰 및 그 상부에 형성된 모스 트랜지스터, 및 상기 모스 트랜지스터의 하부에 형성된 딥 이온주입 영역을 포함하여 이루어진 반도체 장치에 있어서, 상기 딥 이온주입 영역이 상기 모스 트랜지스터의 채널 영역 하부에 집중되어 형성된다.In order to achieve the above object, the semiconductor device of the present invention includes a first conductivity type well formed in a predetermined portion on a semiconductor substrate, the first conductivity type well and a MOS transistor formed thereon, and a dip formed below the MOS transistor. In a semiconductor device including an ion implantation region, the deep ion implantation region is formed under the channel region of the MOS transistor.

또한, 본 발명의 반도체 장치 제조방법은 반도체 기판 상의 소정 부위에 제1 도전형 웰을 형성하는 단계; 상기 웰의 소정 깊이에 딥 이온주입 영역을 형성하는 단계; 상기 제1 도전형 웰 및 그 상부에 모스 트랜지스터를 형성하는 단계; 및 상기 딥 이온주입 영역에 반대 도핑을 실시하여 상기 모스 트랜지스터의 채널 영역 하부에 상기 딥 이온주입 영역이 집중되도록하는 단계를 포함하여 이루어진다.In addition, the semiconductor device manufacturing method of the present invention comprises the steps of forming a first conductivity type well in a predetermined portion on the semiconductor substrate; Forming a deep ion implantation region at a predetermined depth of the well; Forming a MOS transistor on the first conductivity type well and on top of the first conductivity type well; And performing doping opposite to the deep ion implantation region so that the deep ion implantation region is concentrated under the channel region of the MOS transistor.

이하, 첨부된 도면 도 1a 내지 도 1c를 참조하여 본 발명의 일실시예를 상술한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings, FIGS. 1A to 1C.

우선 도 1a에 도시된 바와 같이 소자분리막(11)이 형성된 실리콘 기판 상의 p 웰(10) 상에 NMOS의 펀치-쓰루를 방지하기 위한 p형 불순물 딥 이온주입 및 문턱전압 조절을 위한 V_th-n이온주입을 통상적인 방식으로 실시한다. 이때 붕소(B)를 사용한다. 미설명 도면 부호 12는 딥 이온주입 영역, 13은 V_th-n이온주입 영역을 각각 나타낸 것이다.First, as shown in FIG. 1A, V _th-n for implanting p-type impurity dip ions and preventing threshold voltages to prevent punch-through of NMOS on the p well 10 on the silicon substrate on which the device isolation layer 11 is formed is shown. Ion implantation is carried out in a conventional manner. In this case, boron (B) is used. Reference numeral 12 denotes a deep ion implantation region, and 13 denotes a V _th-n ion implantation region, respectively.

이어서 도 1b에 도시된 바와 같이 p 웰(10) 상에 게이트 산화막(14) 및 게이트 전극(15)을 형성하고, LDD(Lightly Doped Drain) 구조 형성을 위한 n^-이온주입을 실시한다. 계속하여 스페이서 산화막(16)을 형성하고, n⁺소오스/드레인 이온주입을 실시한다. 도 1b 이하의 도면에서는 V_th-n이온주입 영역(13)을 도시하지 않기로 한다.Subsequently, as illustrated in FIG. 1B, the gate oxide layer 14 and the gate electrode 15 are formed on the p well 10, and n ⁻ ion implantation is performed to form a lightly doped drain (LDD) structure. Subsequently, a spacer oxide film 16 is formed, and n ⁺ source / drain ion implantation is performed. In FIG. 1B and below, the V _th-n ion implantation region 13 is not shown.

다음으로 도 1c에 도시된 바와 같이 n⁺소오스/드레인 하부의 딥 이온주입 영역(12)에 웰과 반대의 도전형 불순물인 n형 불순물을 이온주입하는 반대 도핑(anti-doping) 공정을 진행한다. 이는 앞서 n⁺소오스/드레인 하부의 딥 이온주입 영역(12)에 도핑된 B(붕소)와 n형 불순물을 상쇄시켜 그 부위의 n형 불순물 도핑농도만을 낮추어 주기 위한 것이다. 여기서 채널 하부는 게이트 전극(15)에 의해 n형 불순물이 도달되지 않아 전자-정공의 재결합이 일어나지 않는다.Next, as shown in FIG. 1C, an anti-doping process of ion implanting n-type impurities, which are conductive impurities opposite to the wells, into the deep ion implantation region 12 under n ⁺ source / drain is performed. . This is to lower the n-type impurity doping concentration of the region by canceling the B (boron) and n-type impurities previously doped in the deep ion implantation region 12 under n ⁺ source / drain. In this case, the n-type impurity is not reached by the gate electrode 15, and thus the electron-hole recombination does not occur.

이때 n형 불순물로서 P(인) 또는 As(비소)를 사용하며, 도즈(dose)량은 1×10¹²내지 1×10¹⁴/㎠로 한다. 또한 이온주입 에너지는 P의 경우 100 내지 1000keV, As의 경우 200 내지 1000keV로 조절한다.At this time, P (phosphorus) or As (arsenic) is used as an n-type impurity, and the dose is 1 × 10 ¹² to 1 × 10 ¹⁴ / cm 2. In addition, the ion implantation energy is adjusted to 100 to 1000 keV for P and 200 to 1000 keV for As.

상기와 같은 일실시예에 나타난 바와 같이 본 발명을 실시하면 채널 하부의 딥 이온주입 영역의 도핑 레벨은 그대로 유지하면서, n⁺소오스/드레인 접합 하부의 딥 이온주입 영역의 도핑 레벨만을 크게 감소시킴으로서 딥 이온주입 영역이 채널 하부에 집중되어 형성되므로 접합 항복전압은 높이면서 펀치-쓰루 현상을 방지할 수 있다.As shown in the above embodiment, the present invention maintains the doping level of the deep ion implantation region at the bottom of the channel, while greatly reducing the doping level of the deep ion implantation region at the bottom of n ⁺ source / drain junction. Since the ion implantation region is formed to be concentrated under the channel, it is possible to prevent the punch-through phenomenon while increasing the junction breakdown voltage.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.

상기와 같이 본 발명은 0.5㎛ 이하의 짧은 채널을 가지는 NMOS 트랜지스터의 딥 이온주입에 의한 접합 항복전압의 감소를 방지할 수 있으며, 이로 인하여 5 V 버전의 축소형 디바이스 개발에 기여하는 바가 크다.As described above, the present invention can prevent the reduction of the junction breakdown voltage due to the deep ion implantation of an NMOS transistor having a short channel of 0.5 μm or less, thereby contributing to the development of a 5 V version of a reduced device.

Claims

A semiconductor device comprising a first conductivity type well formed in a predetermined portion on a semiconductor substrate, the first conductivity type well and a MOS transistor formed thereon, and a deep ion implantation region formed below the MOS transistor.

And the deep ion implantation region is concentrated under the channel region of the MOS transistor.

The method of claim 1,

And the MOS transistor is an n-channel MOS transistor.

The method according to claim 1 or 2,

And the deep ion implantation region is doped with a p-type impurity.

The method according to claim 1 or 2,

The MOS transistor has a low concentration doped drain (LDD) structure.

Forming a first conductivity type well at a predetermined portion on the semiconductor substrate;

Forming a deep ion implantation region at a predetermined depth of the well;

Forming a MOS transistor on the first conductivity type well and on top of the first conductivity type well; And

Doping opposite to the deep ion implantation region so that the deep ion implantation region is concentrated under the channel region of the MOS transistor

A semiconductor device manufacturing method comprising a.

The method of claim 5,

And the MOS transistor is an n-channel MOS transistor.

The method according to claim 5 or 6,

The deep ion implantation region is a semiconductor device manufacturing method doped with p-type impurities.

The method according to claim 5 or 6,

And the MOS transistor has a low concentration doped drain (LDD) structure.

The method of claim 7, wherein

The opposite doping is performed using a P or an AS having a dose of 1 × 10 ¹² to 1 × 10 ¹⁴ / cm 2.

The method of claim 7, wherein

The opposite doping is performed using ion implantation energy of 100 to 1000 keV for P and 200 to 1000 keV for As.