KR100525911B1 - Method of manufacturing high voltage transistor in semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 고전압 트랜지스터 제조 방법에 관한 것으로, 드리프트 포토리소그라피 공정, 드리프트 이온 주입 공정 및 드라이브 인 공정으로 드리프트 영역을 형성한 후, 다시 한번 드리프트 포토리소그라피 공정 및 표면 이온 주입 공정으로 드리프트 영역의 표면에 이온 주입층을 형성하고, 이후 게이트 전극, 소오스 영역 및 드레인 영역을 형성하므로, DDD 구조의 고전압 트랜지스터는 게이트 전극과 드리프트 영역의 오버랩 부분에서 발생되는 표면 강반전이 표면 이온 주입층으로 인해 감소되어 낮은 오프 스테이트 전류를 유지시킬 수 있고, Extended DDD 구조의 고전압 트랜지스터는 게이트 전극에 저전압 인가시 드리프트 영역 표면에서 전기장의 채널 방향으로 치우침이 표면 이온 주입층으로 인해 사라지며 드레인 전압이 드리프트 영역에서 균등하게 분포되면서 드레인 영역 측의 채널 영역 가장자리에 인가되는 전기장이 감소되어 양호한 스냅-백 현상을 유지할 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a high voltage transistor of a semiconductor device. Since the ion implantation layer is formed on the surface, and then the gate electrode, the source region and the drain region are formed, the high voltage transistor of the DDD structure reduces the surface strong inversion caused by the overlapping portion of the gate electrode and the drift region due to the surface ion implantation layer. When the low voltage is applied to the gate electrode, the bias in the channel direction of the electric field at the surface of the drift region disappears due to the surface ion implantation layer and the drain voltage is reduced to the drift zero. With evenly distributed in the electric field applied to the channel region of the edge of the drain region side it is reduced good snap-back phenomenon can be maintained.
Description
본 발명은 반도체 소자의 고전압 트랜지스터 제조 방법에 관한 것으로, 양호한 스냅-백(snap-back) 현상을 유지할 수 있고, 낮은 오프 스테이트 전류(off state current)를 유지시킬 수 있는 반도체 소자의 고전압 트랜지스터 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a high voltage transistor of a semiconductor device, and the method of manufacturing a high voltage transistor of a semiconductor device capable of maintaining a good snap-back phenomenon and maintaining a low off state current. It is about.
일반적으로 낸드 플래시 메모리 소자와 같이 파울러 노드하임 터널링(FN-tunneling) 방식으로 프로그램 동작 및 소거 동작을 반도체 소자는 효과적인 FN 터널링을 발생시키기 위해 20V의 고전압이 사용되고, 이러한 고전압을 생성하여 셀 영역까지 운반하기 위해서는 접합부(junction)의 파괴전압(breakdown voltage)이 20V 이상 견딜 수 있는 고전압 트랜지스터가 필요하다. 고전압 트랜지스터는 DDD(Double Diffused Drain) 구조와 Extended DDD 구조로 나눌 수 있다.In general, the FN-tunneling method, such as a NAND flash memory device, performs program operation and erase operation. A semiconductor device uses a high voltage of 20 V to generate an effective FN tunneling. To do this, a high voltage transistor capable of withstanding 20V or more of breakdown voltage of a junction is required. The high voltage transistor can be divided into a double diffused drain (DDD) structure and an extended DDD structure.
도 1은 종래 DDD 구조를 갖는 반도체 소자의 고전압 트랜지스터를 도시한 단면도이다. 반도체 기판(11)에 소자 분리막(도시 않음)을 형성하여 액티브 영역을 정의한다. 액티브 영역의 반도체 기판(11)에 채널 영역(14)을 사이에 두고 일정 거리 이격되어 소오스 영역(13S)과 드리프트 영역(drift region; 12)이 형성된다. 드리프트 영역(12) 내에 드레인 영역(13D)이 형성되어 DDD 구조를 이룬다. 소오스 영역(13S)과 드레인 영역(13D) 사이의 채널 영역(14) 및 드리프트 영역(12)에 오버랩(overlap)되도록 게이트 산화막(15) 및 게이트 전극(16)이 적층되어 형성된다. 게이트 전극(16) 양측벽에 절연막 스페이서(17)가 형성된다.1 is a cross-sectional view illustrating a high voltage transistor of a semiconductor device having a conventional DDD structure. An isolation layer (not shown) is formed on the semiconductor substrate 11 to define an active region. The source region 13S and the drift region 12 are formed by being spaced apart by a predetermined distance from the active region semiconductor substrate 11 with the channel region 14 therebetween. A drain region 13D is formed in the drift region 12 to form a DDD structure. The gate oxide film 15 and the gate electrode 16 are stacked so as to overlap the channel region 14 and the drift region 12 between the source region 13S and the drain region 13D. An insulating film spacer 17 is formed on both side walls of the gate electrode 16.
상기한 DDD 구조를 갖는 고전압 트랜지스터는 드레인 영역(13D)에 의한 측방 전기장(lateral electric field)이 게이트 전극(16)에 의한 수직 전기장(vertical electric field)에 의해 완화되어 양호한 스냅-백 특성을 가지고 있으나, 드리프트 영역(12)과 게이트 전극(16) 간에 오버랩(overlap)이 커서 드레인 영역(13D)에 VDD 전압을 인가하고, 게이트 전극에 0V를 인가하면 오버랩 부분에서 강반전(strong inversion)이 발생되고, 이로 인하여 오프 스테이트 전류가 증가하는 문제가 있다. 특히 PMOS 트랜지스터의 경우 P-타입의 불순물인 붕소를 사용하여 드리프트 영역을 형성하기 때문에 드리프트 영역의 표면에서 붕소 편석(segregation) 현상으로 인한 농도의 감소로 오프 스테이트 전류의 증가는 더욱 두드러진다.In the high voltage transistor having the above-described DDD structure, the lateral electric field due to the drain region 13D is alleviated by the vertical electric field due to the gate electrode 16 and has good snap-back characteristics. When the overlap between the drift region 12 and the gate electrode 16 is large, a VDD voltage is applied to the drain region 13D, and 0 V is applied to the gate electrode, and a strong inversion occurs at the overlap portion. As a result, the off-state current increases. In particular, in the case of the PMOS transistor, since the drift region is formed using boron, which is a P-type impurity, an increase in the off-state current is more prominent due to a decrease in concentration due to boron segregation on the surface of the drift region.
도 2는 종래 Extended DDD 구조를 갖는 반도체 소자의 고전압 트랜지스터를 도시한 단면도이다. 반도체 기판(21)에 소자 분리막(도시 않음)을 형성하여 액티브 영역을 정의한다. 액티브 영역의 반도체 기판(21)에 채널 영역(24)을 사이에 두고 일정 거리 이격되어 소오스 영역(23S)과 드리프트 영역(drift region; 22)이 형성된다. 드리프트 영역(22) 내에 드레인 영역(23D)이 형성되어 Extended DDD 구조를 이룬다. 소오스 영역(23S)과 드리프트 영역(22) 사이의 채널 영역(24)에 오버랩 되도록 게이트 산화막(25) 및 게이트 전극(26)이 적층되어 형성되며, 일반적인 DDD 구조와는 달리 드리프트 영역(22)은 많이 오버랩 되지 않는다. 게이트 전극(26) 양측벽에 절연막 스페이서(27)가 형성된다.2 is a cross-sectional view illustrating a high voltage transistor of a semiconductor device having a conventional extended DDD structure. An isolation region (not shown) is formed on the semiconductor substrate 21 to define an active region. The source region 23S and the drift region 22 are formed to be spaced apart from each other by the channel region 24 between the active substrate semiconductor 21. A drain region 23D is formed in the drift region 22 to form an extended DDD structure. The gate oxide film 25 and the gate electrode 26 are stacked to overlap the channel region 24 between the source region 23S and the drift region 22. Unlike the general DDD structure, the drift region 22 It doesn't overlap much. An insulating film spacer 27 is formed on both side walls of the gate electrode 26.
상기한 Extended DDD 구조를 갖는 고전압 트랜지스터는 드리프트 영역(22)과 게이트 전극(26) 간에 오버랩(overlap)이 작아서 드레인 영역(23D)에 VDD 전압을 인가하고, 게이트 전극(26)에 0V를 인가하면 오버랩 부분에서 강반전(strong inversion)이 발생되지 않아 오프 스테이트 전류가 낮으나, 게이트 전극(26)에 의한 수직 전기장(vertical electric field)이 드레인 영역(23D)에 의한 측방 전기장(lateral electric field)을 제어하지 못하여 스냅-백 특성이 불량한 문제가 있다. 다시 말해서, 상기한 Extended DDD 구조를 갖는 고전압 트랜지스터는 게이트 전극(26)에 고전압을 인가했을 때에는 별 영향이 없으나, 게이트 전극(26)에 문턱전압 이상에서 VDD 전압 이하까지의 전압을 인가했을 때에는 드리프트 영역(22)의 표면에서 전기장이 채널 영역(24) 가장자리로 집중되어 드리프트 영역(22) 측의 채널 영역(24) 가장자리에서 높은 전기장이 발생되고, 이로 인해 전자-홀 쌍(electron-hole pair)이 발생되어 스냅-백 현상이 심해진다.In the high voltage transistor having the extended DDD structure, since the overlap between the drift region 22 and the gate electrode 26 is small, a VDD voltage is applied to the drain region 23D and 0V is applied to the gate electrode 26. Off-state current is low because no strong inversion occurs in the overlap portion, but the vertical electric field by the gate electrode 26 controls the lateral electric field by the drain region 23D. There is a problem of poor snap-back characteristics. In other words, the high voltage transistor having the above-described extended DDD structure has no effect when a high voltage is applied to the gate electrode 26, but a drift when the voltage from the threshold voltage to the VDD voltage or less is applied to the gate electrode 26. The electric field is concentrated at the edge of the channel region 24 at the surface of the region 22 and a high electric field is generated at the edge of the channel region 24 on the side of the drift region 22, which causes an electron-hole pair. Is generated, and the snap-back phenomenon is aggravated.
따라서, 본 발명은 Extended DDD 구조의 고전압 트랜지스터에서 양호한 스냅-백 현상을 유지할 수 있고, DDD 구조의 고전압 트랜지스터에서 낮은 오프 스테이트 전류를 유지시킬 수 있는 반도체 소자의 고전압 트랜지스터 제조 방법을 제공함에 그 목적이 있다. Accordingly, an object of the present invention is to provide a method of manufacturing a high voltage transistor of a semiconductor device capable of maintaining a good snap-back phenomenon in a high voltage transistor having an extended DDD structure and maintaining a low off-state current in a high voltage transistor having a DDD structure. have.
이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 고전압 트랜지스터 제조 방법은 드리프트 포토리소그라피 공정, 드리프트 이온 주입 공정 및 드라이브-인 공정을 실시하여 반도체 기판에 드리프트 영역을 형성하는 단계; 드리프트 포토리소그라피 공정을 다시 진행하고, 표면 이온 주입 공정을 실시하여 드리프트 영역의 표면에 이온 주입층을 형성하는 단계; 드리프트 영역에 일부 오버랩 되도록 게이트 산화막 및 게이트 전극을 형성하는 단계; 및 드리프트 영역에 둘러싸인 드레인 영역과 소오스 영역을 형성하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of manufacturing a high voltage transistor of a semiconductor device, the method including: forming a drift region on a semiconductor substrate by performing a drift photolithography process, a drift ion implantation process, and a drive-in process; Performing a drift photolithography process again and performing a surface ion implantation process to form an ion implantation layer on the surface of the drift region; Forming a gate oxide film and a gate electrode to partially overlap the drift region; And forming a drain region and a source region surrounded by the drift region.
상기에서, 드리프트 영역, 이온 주입층, 소오스 영역 및 드레인 영역은 동일한 타입의 불순물 이온을 사용하여 형성한다. 이온 주입층은 드라이브-인 공정 동안에 드리프트 영역의 측면 확산된 부분을 제외한 드리프트 영역의 표면에 형성한다. 표면 이온 주입 공정은 N-타입 불순물 이온 및 P-타입 불순물 이온 중에 어느 한 타입의 불순물 이온을 사용하여 1.0E12 내지 1.0E13 ions/cm2의 도우즈로 Rp가 300 내지 700 Å정도로 실시한다. 게이트 전극은 표면 이온 주입층을 포함한 드리프트 영역의 일부분과 채널 영역에 오버랩 되도록 형성되고, 드레인 영역은 게이트 전극에 자기 정렬되어 드리프트 영역에 둘러싸이도록 형성되며, 이에 따라 표면 이온 주입층은 게이트 전극에 오버랩 된다. 게이트 전극은 표면 이온 주입층이 형성되지 않은 드리프트 영역 부분에 오버랩 되도록 형성되고, 드레인 영역은 게이트 전극으로부터 일정 거리 이격된 위치에 드리프트 영역에 의해 둘러싸이도록 형성되며, 이에 따라 표면 이온 주입층은 게이트 전극과 드레인 사이에 존재하게 된다.In the above, the drift region, the ion implantation layer, the source region and the drain region are formed using impurity ions of the same type. The ion implantation layer forms on the surface of the drift region except for the laterally diffused portions of the drift region during the drive-in process. The surface ion implantation process is carried out at a dose of 1.0E12 to 1.0E13 ions / cm 2 using an impurity ion of either type among N-type impurity ions and P-type impurity ions, at an Rp of about 300 to 700 Pa. The gate electrode is formed to overlap a portion of the drift region including the surface ion implantation layer and the channel region, and the drain region is formed to be self-aligned with the gate electrode to be surrounded by the drift region, whereby the surface ion implantation layer overlaps the gate electrode. do. The gate electrode is formed to overlap the portion of the drift region in which the surface ion implantation layer is not formed, and the drain region is formed so as to be surrounded by the drift region at a position spaced apart from the gate electrode by a predetermined distance. It exists between and drain.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의하여 이해되어야 한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only the present embodiment is provided to make the disclosure of the present invention complete, and to fully convey the scope of the invention to those skilled in the art, the scope of the present invention should be understood by the claims of the present application.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어질 수도 있다. 도면 상에서 동일 부호는 동일 요소를 지칭한다.On the other hand, when a film is described as being "on" another film or semiconductor substrate, the film may exist in direct contact with the other film or semiconductor substrate, or a third film may be interposed therebetween. In addition, the thickness or size of each layer in the drawings may be exaggerated for convenience and clarity of description. Like numbers refer to like elements on the drawings.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 반도체 소자의 고전압 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도이다.3A to 3C are cross-sectional views of devices for describing a method of manufacturing a high voltage transistor of a semiconductor device according to an embodiment of the present invention.
도 3a를 참조하면, 드리프트 포토리소그라피(drift photolithography) 공정으로 웰이 형성된 반도체 기판(31) 상에 드리프트 영역이 형성될 부분이 개방(open)된 제 1 포토레지스트 패턴(300)을 형성하고, 제 1 포토레지스트 패턴(300)을 이온 주입 마스크로 한 드리프트 이온 주입 공정으로 N-타입 불순물 이온이나 P-타입 불순물 이온을 주입하여 반도체 기판(31)에 드리프트 이온 주입층(320)을 형성한다.Referring to FIG. 3A, a first photoresist pattern 300 having a portion where a drift region is to be opened is formed on a semiconductor substrate 31 on which a well is formed by a drift photolithography process. The drift ion implantation layer 320 is formed on the semiconductor substrate 31 by implanting N-type impurity ions or P-type impurity ions using a photoresist pattern 300 as an ion implantation mask.
도 3b를 참조하면, 제 1 포토레지스트 패턴(300)을 제거하고, 고온에서 드라이브-인(drive-in) 공정을 수행하여 드리프트 이온 주입층(320)의 도판트(dopant)를 반도체 기판(31) 내부로 깊게 확산시켜 드리프트 영역(32)을 형성한다.Referring to FIG. 3B, the dopant of the drift ion implanted layer 320 is removed by removing the first photoresist pattern 300 and performing a drive-in process at a high temperature. Deeply diffused to form the drift region 32.
도 3c를 참조하면, 드리프트 포토리소그라피 공정을 다시 한번 실시하여 드리프트 이온 주입층(320)을 형성하기 위해 사용한 제 1 포토레지스트 패턴(300)과 동일한 제 2 포토레지스트 패턴(310)을 반도체 기판(31) 상에 형성한다. 드리프트 영역(32)은 이전 공정인 드라이브-인 공정 동안에 측면 확산(lateral diffusion)된 부분만큼 제 2 포토레지스트 패턴(310)과 오버랩 된다. 이러한 제 2 포토레지스트 패턴(310)을 이온 주입 마스크로 한 표면 이온 주입 공정으로 드리프트 영역(32)에 주입된 이온과 동일한 타입의 불순물 이온을 주입하여 드리프트 영역(32)의 표면에 표면 이온 주입층(333)을 형성한다.Referring to FIG. 3C, the semiconductor substrate 31 may include the same second photoresist pattern 310 as the first photoresist pattern 300 used to perform the drift photolithography process again to form the drift ion implantation layer 320. To form). The drift region 32 overlaps the second photoresist pattern 310 by the portion laterally diffused during the drive-in process. The surface ion implantation layer is implanted into the surface of the drift region 32 by implanting impurity ions of the same type as the ions implanted into the drift region 32 by a surface ion implantation process using the second photoresist pattern 310 as an ion implantation mask. 333 is formed.
상기에서, 표면 이온 주입 공정은 NMOS 트랜지스터인 경우 N-타입 불순물인 인(P)을, PMOS 트랜지스터인 경우 P-타입 불순물인 불화붕소(BF2)를 사용하여 1.0E12 내지 1.0E13 ions/cm2의 도우즈로 Rp(projection range)가 300 내지 700 Å정도로 실시한다.The surface ion implantation process uses 1.0E12 to 1.0E13 ions / cm 2 using phosphorus (P), an N-type impurity in the case of an NMOS transistor, and boron fluoride (BF 2 ), a P-type impurity in the case of a PMOS transistor. Rp (projection range) is about 300 to 700 로 by the dose of.
도 4는 도 3a 내지 도 3c를 참조하여 설명된 본 발명의 실시예를 적용하여 DDD 구조를 갖는 반도체 소자의 고전압 트랜지스터 제조 방법을 설명하기 위한 단면도이다. 먼저, 도 3c에 도시된 제 2 포토레지스트 패턴(310)을 제거한 후, 드리프트 영역(32)에 표면 이온 주입층(333)이 형성된 상태에서 소자 분리막(도시 안됨)을 형성하여 DDD 구조를 갖는 고전압 트랜지스터가 형성될 액티브 영역을 정의한다. 표면 이온 주입층(333)을 포함한 드리프트 영역(32)의 일부분과 채널 영역(44)에 오버랩 되도록 게이트 산화막(45) 및 게이트 전극(46)을 형성한다. 게이트 전극(46)의 측벽에 절연막 스페이서(47)를 형성하고, 표면 이온 주입층(333)에 주입된 이온과 동일한 타입의 불순물 이온으로 게이트 전극(46) 및 절연막 스페이서(47)를 이용한 자기정렬 소오스/드레인 이온 주입 공정을 실시하여 표면 이온 주입층(333)과 오버랩 되면서 드리프트 영역(32)에 의해 둘러싸인 드레인 영역(43D)과 드레인 영역(43D)에 대향되는 위치에 소오스 영역(43S)을 형성한다. 이에 따라 표면 이온 주입층(333)은 게이트 전극(46)에 오버랩 된다. 이후, 통상의 공정에 따라 DDD 구조를 갖는 고전압 트랜지스터를 완성한다.4 is a cross-sectional view for describing a method of manufacturing a high voltage transistor of a semiconductor device having a DDD structure by applying the embodiment of the present invention described with reference to FIGS. 3A to 3C. First, after removing the second photoresist pattern 310 illustrated in FIG. 3C, a device isolation layer (not shown) is formed in the state where the surface ion implantation layer 333 is formed in the drift region 32 to form a high voltage having a DDD structure. Define the active region where the transistor is to be formed. A gate oxide layer 45 and a gate electrode 46 are formed to overlap a portion of the drift region 32 including the surface ion implantation layer 333 and the channel region 44. The insulating film spacer 47 is formed on the sidewall of the gate electrode 46, and the self-alignment using the gate electrode 46 and the insulating film spacer 47 with impurity ions of the same type as the ions implanted in the surface ion implantation layer 333. The source / drain ion implantation process is performed to form the source region 43S at a position opposite to the drain region 43D and the drain region 43D surrounded by the drift region 32 while overlapping the surface ion implantation layer 333. do. Accordingly, the surface ion implantation layer 333 overlaps the gate electrode 46. Thereafter, a high voltage transistor having a DDD structure is completed according to a conventional process.
상기한 본 발명의 방법에 따라 제조된 DDD 구조를 갖는 고전압 트랜지스터는 게이트 전극(46)과 드리프트 영역(32)의 오버랩 부분에서 발생되는 표면 강반전(surface strong inversion)이 오버랩 부분의 표면 이온 주입층(333)으로 인해 감소되어 낮은 오프 스테이트 전류를 유지시킨다. 다시 말해서, 표면 이온 주입층(333)은 오버랩 부분에서 불순물 이온의 편석 현상으로 인한 농도 감소를 보충시켜주는 역할을 하기 때문에 오프 스테이트 전류를 감소시켜 준다.In the high voltage transistor having the DDD structure manufactured according to the above-described method of the present invention, the surface strong inversion generated at the overlapping portion of the gate electrode 46 and the drift region 32 has a surface ion implantation layer at the overlapping portion. 333 is reduced to maintain a low off-state current. In other words, the surface ion implantation layer 333 reduces the off-state current because it serves to compensate for the decrease in concentration due to segregation of impurity ions in the overlapped portion.
도 5는 도 3a 내지 도 3c를 참조하여 설명된 본 발명의 실시예를 적용하여 Extended DDD 구조를 갖는 반도체 소자의 고전압 트랜지스터 제조 방법을 설명하기 위한 단면도이다. 먼저, 도 3c에 도시된 제 2 포토레지스트 패턴(310)을 제거한 후, 드리프트 영역(32)에 표면 이온 주입층(333)이 형성된 상태에서 소자 분리막(도시 안됨)을 형성하여 Extended DDD 구조를 갖는 고전압 트랜지스터가 형성될 액티브 영역을 정의한다. 표면 이온 주입층(333)이 형성되지 않은 드리프트 영역(32) 부분과 채널 영역(54)에 오버랩 되도록 게이트 산화막(55) 및 게이트 전극(56)을 형성한다. 게이트 전극(56)의 측벽에 절연막 스페이서(57)를 형성하고, 표면 이온 주입층(333)에 주입된 이온과 동일한 타입의 불순물 이온으로 소오스/드레인 이온 주입 공정을 실시하여, 게이트 전극(56)으로부터 일정 거리 이격된 위치에 드리프트 영역(32)에 의해 둘러싸인 드레인 영역(53D)과 드레인 영역(53D)에 대향되는 위치에 소오스 영역(53S)을 형성한다. 이에 따라 표면 이온 주입층(333)은 드레인 영역(53D)과 게이트 전극(56) 사이에 존재하게 된다. 이후, 통상의 공정에 따라 Extended DDD 구조를 갖는 고전압 트랜지스터를 완성한다.5 is a cross-sectional view illustrating a method of manufacturing a high voltage transistor of a semiconductor device having an extended DDD structure by applying the embodiment of the present invention described with reference to FIGS. 3A to 3C. First, after removing the second photoresist pattern 310 illustrated in FIG. 3C, an isolation layer (not shown) is formed in the state where the surface ion implantation layer 333 is formed in the drift region 32 to have an extended DDD structure. Define the active region where the high voltage transistor is to be formed. The gate oxide film 55 and the gate electrode 56 are formed to overlap the channel region 54 with the portion of the drift region 32 where the surface ion implantation layer 333 is not formed. The insulating film spacer 57 is formed on the sidewall of the gate electrode 56, and a source / drain ion implantation process is performed using impurity ions of the same type as the ions implanted in the surface ion implantation layer 333, thereby providing the gate electrode 56. The source region 53S is formed at a position opposed to the drain region 53D and the drain region 53D surrounded by the drift region 32 at a position separated by a predetermined distance from the drain region 53D. Accordingly, the surface ion implantation layer 333 is present between the drain region 53D and the gate electrode 56. Thereafter, a high voltage transistor having an extended DDD structure is completed according to a conventional process.
상기한 본 발명의 방법에 따라 제조된 Extended DDD 구조를 갖는 고전압 트랜지스터는 게이트 전극(56)에 저전압 인가시 드리프트 영역(32) 표면에서 전기장의 채널 영역(54) 방향으로 치우침이 표면 이온 주입층(333)으로 인해 사라지며 드레인 전압이 드리프트 영역(32)에서 균등하게 분포되면서 드레인 영역(53D) 측의 채널 영역(54) 가장자리에 인가되는 전기장이 감소되어 양호한 스냅-백 현상이 유지된다. 다시 말해서, 표면 이온 주입층(333)은 게이트 전극(56)과 드레인 영역(53D) 사이의 드리프트 영역(32) 표면 농도를 증가시켜주는 역할을 하기 때문에 스냅-백 특성을 개선시켜 준다.In the high voltage transistor having the extended DDD structure manufactured according to the method of the present invention, when the low voltage is applied to the gate electrode 56, the surface ion implantation layer is shifted from the surface of the drift region 32 toward the channel region 54 of the electric field. 333) and the drain voltage is evenly distributed in the drift region 32, and the electric field applied to the edge of the channel region 54 on the drain region 53D side is reduced to maintain a good snap-back phenomenon. In other words, the surface ion implantation layer 333 increases the surface concentration of the drift region 32 between the gate electrode 56 and the drain region 53D, thereby improving snap-back characteristics.
상술한 바와 같이, 본 발명은 드리프트 영역을 형성하기 위한 포토리소그라피 공정을 2번 적용하여 드리프트 영역을 형성하고, 드리프트 영역의 표면에 별도의 이온 주입층을 형성하므로, 낮은 오프 스테이트 전류를 갖는 Extended DDD 구조의 고전압 트랜지스터에서 양호한 스냅-백 현상을 유지시킬 수 있고, 양호한 스냅-백 특성을 갖는 DDD 구조의 고전압 트랜지스터에서 낮은 오프 스테이트 전류를 유지시킬 수 있어, 고전압 트랜지스터의 신뢰성 및 전기적 특성을 향상시킬 수 있다.As described above, the present invention forms an drift region by applying the photolithography process for forming the drift region twice, and forms a separate ion implantation layer on the surface of the drift region, thus having an extended DDD having a low off-state current. It is possible to maintain good snap-back phenomenon in high voltage transistors of structure, and to maintain low off-state current in high voltage transistors of DDD structure with good snap-back characteristics, thereby improving reliability and electrical characteristics of high voltage transistors. have.
도 1은 종래 DDD 구조를 갖는 반도체 소자의 고전압 트랜지스터를 도시한 단면도;1 is a cross-sectional view showing a high voltage transistor of a semiconductor device having a conventional DDD structure;
도 2는 종래 Extended DDD 구조를 갖는 반도체 소자의 고전압 트랜지스터를 도시한 단면도;2 is a cross-sectional view showing a high voltage transistor of a semiconductor device having a conventional extended DDD structure;
도 3a 내지 도 3c는 본 발명의 실시예에 따른 반도체 소자의 고전압 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도;3A to 3C are cross-sectional views of devices for explaining a method of manufacturing a high voltage transistor of a semiconductor device according to an embodiment of the present invention;
도 4는 도 3a 내지 도 3c를 참조하여 설명된 본 발명의 실시예를 적용하여 DDD 구조를 갖는 반도체 소자의 고전압 트랜지스터 제조 방법을 설명하기 위한 단면도; 및4 is a cross-sectional view for describing a method of manufacturing a high voltage transistor of a semiconductor device having a DDD structure by applying the embodiment of the present invention described with reference to FIGS. 3A to 3C; And
도 5는 도 3a 내지 도 3c를 참조하여 설명된 본 발명의 실시예를 적용하여 Extended DDD 구조를 갖는 반도체 소자의 고전압 트랜지스터 제조 방법을 설명하기 위한 단면도이다.5 is a cross-sectional view illustrating a method of manufacturing a high voltage transistor of a semiconductor device having an extended DDD structure by applying the embodiment of the present invention described with reference to FIGS. 3A to 3C.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
11, 21, 31: 반도체 기판 12, 22, 32: 드리프트 영역11, 21, 31: semiconductor substrates 12, 22, 32: drift region
13S, 23S, 43S, 53S: 소오스 영역 13D, 23D, 43D, 53D: 드레인 영역13S, 23S, 43S, 53S: source region 13D, 23D, 43D, 53D: drain region
14, 24, 44, 54: 채널 영역 15, 25, 45, 55: 게이트 산화막14, 24, 44, 54: channel regions 15, 25, 45, 55: gate oxide film
16, 26, 46, 56: 게이트 전극 17, 27, 47, 57: 절연막 스페이서16, 26, 46, 56: gate electrode 17, 27, 47, 57: insulating film spacer
300: 제 1 포토레지스트 패턴 310: 제 2 포토레지스트 패턴300: first photoresist pattern 310: second photoresist pattern
320: 드리프트 이온 주입층 333: 표면 이온 주입층320: drift ion implantation layer 333: surface ion implantation layer
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