KR100486084B1 - Method for fabricating ldd type cmos transistor - Google Patents
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Abstract
본 발명에 따른 엘디디형 씨모스 트랜지스터 제조 방법에서 엘디디 영역 형성을 위한 저농도 불순물 이온 주입 시에 N형 모스 트랜지스터와 P형 모스 트랜지스터로부터의 이온 주입을 방지하는 마스크 패턴은 그 경계면의 일정영역이 서로 중첩되도록 경사지게 형성됨으로써, 필드 산화막 상부의 게이트 폴리가 피팅되는 방지할 수 있다.In the method for manufacturing an LED-type CMOS transistor according to the present invention, a mask pattern for preventing ion implantation from an N-type MOS transistor and a P-type MOS transistor during low-concentration impurity ion implantation for forming an LED region has a predetermined region at an interface thereof. By being inclined so as to overlap each other, it is possible to prevent the gate poly on the field oxide film from fitting.
이와 같이, 본 발명은 게이트 폴리의 피팅을 방지함으로써, 게이트 폴리 상부에 균일한 실리사이드를 형성할 수 있으므로 낮은 콘택 저항을 유지할 수 있어 반도체 소자의 신뢰성을 향상시킬 뿐만 아니라 반도체 소자 제조 공정의 수율을 향상시킬 수 있다.As described above, the present invention can form a uniform silicide on the gate poly by preventing the fitting of the gate poly, thereby maintaining a low contact resistance, thereby improving the reliability of the semiconductor device and improving the yield of the semiconductor device manufacturing process. You can.
Description
본 발명은 CMOS(Complementary Metal-Oxide-Semiconductor) 제조 방법에 관한 것으로, 특히 엘디디(Lightly Doped Drain, 엘디디) 형성을 위한 이온 주입에 따른 테스트 게이트 폴리 구조에서 폴리 피팅을 방지하기 위한 엘디디형 씨모스 트랜지스터 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a complementary metal-oxide-semiconductor (CMOS), and in particular, an LED type for preventing poly fitting in a test gate poly structure according to ion implantation for forming a lightly doped drain (LED). The present invention relates to a CMOS transistor manufacturing method.
일반적으로 모스 트랜지스터는 반도체 기판에 형성된 소스/드레인 영역과 이 소스/드레인 영역이 형성된 기판 상에 산화막과 게이트 폴리가 형성된 구조를 갖는다.Generally, a MOS transistor has a structure in which an oxide film and a gate poly are formed on a source / drain region formed in a semiconductor substrate and a substrate on which the source / drain region is formed.
그리고, 모스 트랜지스터는 채널의 종류에 따라 N 모스 트랜지스터와 P 모스 트랜지스터로 나눌 수 있으며, 씨모스 트랜지스터는 N 모스 트랜지스터와 P 모스 트랜지스터가 하나의 기판에 형성된 것이다.In addition, the MOS transistor may be divided into an N MOS transistor and a P MOS transistor according to the type of channel, and the CMOS transistor includes an N MOS transistor and a P MOS transistor formed on one substrate.
최근 모스 트랜지스터에서 고성능 고집적의 소자를 추구하여 치수의 미세화가 진행되고 있지만 전원 전압은 그대로 유지되고 있기 때문에 모스 트랜지스터 내부의 전계 강도가 증대된다. 즉, 소자의 미세화에 따라 게이트 폭이 좁아지기 때문에 드레인으로 전계 집중에 일어난다. 그리고, 전계 집중에 따라 드레인 부근 공핍층의 캐리어는 이 고전계로부터 에너지를 얻어 핫 캐리어(hot carrier) 효과라고 하는 각종 악영향을 반도체 소자에 미친다.In recent years, miniaturization of dimensions has been pursued in the MOS transistor in order to achieve high-performance, high-integration devices, and thus the electric field strength inside the MOS transistor is increased. That is, as the gate width becomes narrower as the element becomes smaller, it occurs in the electric field concentration to the drain. As the electric field concentrates, the carriers in the depletion layer near the drain obtain energy from the high electric field and exert various adverse effects such as a hot carrier effect on the semiconductor device.
따라서, 드레인 부근의 핫 캐리어 효과를 방지하기 위하여 드레인과 채널 사이에 저농도로 완만한 프로파일을 가진 저농도 소스/드레인 영역을 형성한 엘디디 구조의 씨모스 트랜지스터가 대두되었다. 그리고, 엘디디 구조의 도입에 따라 전계를 낮추어 억제하고 또한 드레인 방향으로 확산하는 효과로 기판 전류 발생이나 소자 열화를 감소시킬 수 있다.Therefore, in order to prevent the hot carrier effect in the vicinity of the drain, an LED structure CMOS transistor having a low concentration source / drain region having a low concentration and gentle profile between the drain and the channel has emerged. In addition, with the introduction of the LED structure, substrate current generation and device degradation can be reduced due to the effect of lowering and suppressing the electric field and diffusing it in the drain direction.
이러한 씨모스 트랜지스터의 엘디디 구조를 형성하는 일반적인 방법을 설명한다.A general method of forming an LED structure of such CMOS transistors will be described.
게이트 폴리가 형성된 P형 및 N형 모스트랜지스터 영역을 포함하는 반도체 기판 상부면에 캡 산화막을 형성하고, 게이트 폴리를 마스크로 P형 및 N형 모스 트랜지스터 영역에 선택적으로 저농도의 N형 및 P형 불순물을 이온 주입하여 엘디디 영역을 형성한다.A cap oxide film is formed on the upper surface of the semiconductor substrate including the P-type and N-type MOS transistor regions in which the gate poly is formed, and low concentration N-type and P-type impurities are selectively formed in the P-type and N-type MOS transistor regions using the gate poly as a mask. Ion implanted to form an LED area.
이후, 반도체 기판 상부 전면에 산화막을 형성하고, 산화막이 각 게이트 폴리 측벽에만 남도록 이방성 식각하여 측벽 스페이스를 형성한다. 그리고, 게이트 폴리와 측벽 스페이서를 마스크로 P형 및 N형 모스 트랜지스터 영역에 선택적으로 N형 및 P형 불순물을 고농도로 이온 주입하여 소스/드레인 영역을 형성한다.Thereafter, an oxide film is formed on the entire upper surface of the semiconductor substrate, and the sidewall space is formed by anisotropic etching so that the oxide film remains only on each gate poly sidewall. Then, the source and drain regions are formed by selectively implanting N-type and P-type impurities into the P-type and N-type MOS transistor regions using the gate poly and sidewall spacers as masks.
그러나, 이와 같은 씨모스 트랜지스터의 엘디디 구조를 형성하는데 있어서 게이트 폴리를 마스크로 P형 및 N형 모스 트랜지스터 영역에 저농도의 N형 및 P형 불순물을 선택적으로 이온 주입하기 위하여 각각 N형 모스 트랜지스터 영역과 P형 모스 트랜지스터 영역으로의 이온 주입을 방지하는 마스크 패턴을 이용하게 되는데, 종래에는 도 1에서와 같이 각각의 마스크 패턴(M1, M2)이 필드 산화막 상부에 접하는 경계면에 서로 일치하도록 형성된다. 즉, 각 마스크 패턴(M1, M2)이 서로 반대 위상을 가지도록 하였다.However, in forming the LED structure of the CMOS transistors, the N-type MOS transistor regions are respectively used for selectively ion implanting low-concentration N-type and P-type impurities into the P-type and N-type MOS transistors using the gate poly as a mask. And a mask pattern for preventing ion implantation into the P-type MOS transistor region. Conventionally, as shown in FIG. 1, the mask patterns M1 and M2 are formed to coincide with each other at the interface facing the field oxide film. In other words, the mask patterns M1 and M2 have opposite phases.
따라서, 이 경계면의 캡 산화막은 다른 영역에 비하여 이온 주입을 2배로 맞기 때문에, 산화막의 손상이 심하게 되어서 게이트 폴리의 측벽 스페이서를 형성하기 위한 후속 산화막 식각 시 게이트 폴리에 대한 산화막의 식각 선택비가 높지 않은 조건이면, 각 마스크 패턴(M1, M2) 경계면에서의 게이트 폴리가 피팅되는 현상이 발생되는 문제점이 있다.Therefore, since the cap oxide film at this interface doubles ion implantation compared to other regions, the oxide film is severely damaged, so that the etching selectivity of the oxide to the gate poly is not high during subsequent etching of the oxide to form sidewall spacers of the gate poly. If it is a condition, there exists a problem that the phenomenon which the gate poly fits in the interface of each mask pattern M1 and M2 occurs.
그리고, 게이트 폴리 피팅이 발생된 영역에서는 콘택 저항 저감을 위한 실리사이드 형성 공정 시 실리사이드가 형성되지 않기 때문에 콘택 저항이 높게 되어 반도체 소자의 신뢰성을 저하시키며, 반도체 소자 제조 공정의 수율을 저감시킨다.In the region where the gate poly fitting is generated, silicide is not formed during the silicide formation process for reducing the contact resistance, so that the contact resistance becomes high, thereby reducing the reliability of the semiconductor device and reducing the yield of the semiconductor device manufacturing process.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 씨모스 트랜지스터의 엘디디 형성을 위한 이온 주입 공정에 의해 발생되는 필드 산화막 상부 게이트 폴리 구조에서의 폴리 피팅을 방지하는 엘디디형 씨모스 트랜지스터 제조 방법을 제공하고자 한다.SUMMARY OF THE INVENTION An object of the present invention is to solve such a problem of the prior art, and an LED type seed preventing poly fitting in a field oxide upper gate poly structure generated by an ion implantation process for forming an LED of a CMOS transistor. The present invention provides a method of manufacturing a MOS transistor.
상기와 같은 목적을 달성하기 위하여 본 발명은, 필드 산화막, 게이트 산화막, 게이트 폴리 및 캡 산화막을 포함하는 반도체 기판의 각 모스 트랜지스터에 서로 반대 위상을 갖는 마스크 패턴을 이용하여 각각 서로 다른 저농도의 불순물을 선택적으로 이온 주입하여 엘디디 영역을 형성하고, 상기 게이트 폴리에 측벽 스페이서를 형성한 후 각 모스 트랜지스터에 각각 서로 다른 고농도의 불순물을 선택적으로 이온 주입하여 소스/드레인 영역을 형성하는 엘디디형 씨모스 트랜지스터를 제조하는 방법에 있어서, 상기 각 마스크 패턴은 상기 필드 산화막 상부에서 일정 영역이 서로 중첩되도록 경사지게 형성되는 것을 특징으로 한다. In order to achieve the above object, the present invention, by using a mask pattern having a phase opposite to each other in the MOS transistor of a semiconductor substrate including a field oxide film, a gate oxide film, a gate poly and a cap oxide film, impurities of different low concentrations, LEDs are formed by selectively ion implantation to form LED regions, and sidewall spacers are formed on the gate poly, and then LEDs are formed by selectively ion implanting different concentrations of impurities into each MOS transistor to form source / drain regions. In the method of manufacturing a transistor, each mask pattern is formed to be inclined so that a predetermined region overlaps each other on the field oxide layer.
본 발명의 실시 예는 다수개가 존재할 수 있으며, 이하에서 첨부한 도면을 참조하여 바람직한 실시 예에 대하여 상세히 설명하기로 한다. 이 기술 분야의 숙련자라면 이 실시 예를 통해 본 발명의 목적, 특징 및 이점들을 잘 이해할 수 있을 것이다.There may be a plurality of embodiments of the present invention, and a preferred embodiment will be described in detail below with reference to the accompanying drawings. Those skilled in the art will be able to better understand the objects, features and advantages of the present invention through this embodiment.
도 2a 내지 도 2c는 본 발명에 따른 엘디디형 씨모스 트랜지스터 제조 과정을 도시한 공정 단면도이다.2A to 2C are cross-sectional views illustrating a process of manufacturing an LED type CMOS transistor according to the present invention.
도 2a에 도시된 바와 같이, 반도체 기판(100)에 LOCOS(Local Oxidation Of Silicon) 공정이나 STI(Shallow Trench Isolation) 공정에 의해 필드 산화막(101)을 형성하여 반도체 소자가 형성될 활성 영역을 정의한다. 그리고, 각 정의된 활성 영역에 선택적으로 불순물 이온 주입하여 P웰 및 N웰을 형성함으로써 P형 모스 트랜지스터 영역과 N형 모스 트랜지스터 영역을 형성한다. 이후, 반도체 기판(100)을 열산화하여 P형 및 N형 모스 트랜지스터 영역에 게이트 산화막(102)을 성장시키고 그 상부에 폴리 실리콘을 증착한 다음, 폴리 실리콘과 게이트 산화막(102)을 패터닝하여 게이트 산화막(102)과 게이트 폴리(103)를 포함한 게이트 전극을 형성한다. 이때, 게이트 폴리(103)는 P형 모스 트랜지스터 영역, N형 모스 트랜지스터 영역 및 필드 산화막(101)의 상부에 형성된다. 그리고, 각 게이트 폴리(103)를 포함한 반도체 기판(100) 표면에 캡 산화막(104)을 형성한다.As shown in FIG. 2A, a field oxide layer 101 is formed on a semiconductor substrate 100 by a local oxide of silicon (LOCOS) process or a shallow trench isolation (STI) process to define an active region in which a semiconductor device is to be formed. . The P-type MOS transistor region and the N-type MOS transistor region are formed by selectively implanting impurity ions into each defined active region to form P wells and N wells. Thereafter, the semiconductor substrate 100 is thermally oxidized to grow the gate oxide film 102 in the P-type and N-type MOS transistor regions, and then polysilicon is deposited thereon, followed by patterning the polysilicon and the gate oxide film 102. A gate electrode including the oxide film 102 and the gate poly 103 is formed. In this case, the gate poly 103 is formed on the P-type MOS transistor region, the N-type MOS transistor region, and the field oxide film 101. A cap oxide film 104 is formed on the surface of the semiconductor substrate 100 including the gate poly 103.
이후, 반도체 기판(100)의 N형 모스 트랜지스터 영역으로의 이온 주입을 방지하기 위한 마스크 패턴(M110)을 형성하고, 저농도 N형 불순물을 이온 주입(A)하여 P형 모스 트랜지스터 영역의 게이트 폴리(103)에서 필드 산화막(101) 사이의 반도체 기판(100) 표면에 N형 엘디디 영역(105)을 형성한다.Subsequently, a mask pattern M110 for preventing ion implantation into the N-type MOS transistor region of the semiconductor substrate 100 is formed, and a low concentration of N-type impurity is implanted into the gate poly (P) of the P-type MOS transistor region. In 103, an N-type LED region 105 is formed on the surface of the semiconductor substrate 100 between the field oxide films 101.
여기서, 마스크 패턴(M110)은 N형 모스 트랜지스터 영역을 포함하면서 필드 산화막(101)의 상부에 형성된 게이트 폴리(103) 상에 경사지게 형성된다. Here, the mask pattern M110 is formed to be inclined on the gate poly 103 formed on the field oxide film 101 while including the N-type MOS transistor region.
그 다음으로, 도 2b에 도시된 바와 같이, N형 모스 트랜지스터 상부의 마스트 패턴(M110)을 제거하고, P형 모스 트랜지스터 영역으로의 이온주입을 방지하기 위한 마스크 패턴(M120)을 형성한 후 저농도의 P형 불순물을 이온 주입(B)하여 N형 모스 트랜지스터 영역의 게이트 폴리(103)에서 필드 산화막(101) 사이의 반도체 기판에 P형의엘디디영역(106)을 형성한다. 이때, 마스크 패턴(M120)은 N형 엘디디 영역(105)을 형성할 때 사용된 마스크 패턴(M110)과 동일하여 필드 산화막(101)의 상부에 형성된 게이트 폴리(103) 상에 경사지게 형성되며, 마스크 패턴(M110)과 일정 영역이 중첩되도록 형성된다.Next, as shown in FIG. 2B, the mask pattern M110 on the N-type MOS transistor is removed, and a low concentration is formed after forming the mask pattern M120 for preventing ion implantation into the P-type MOS transistor region. P-type impurities are implanted (B) to form a P-type LED region 106 in the semiconductor substrate between the gate oxide 103 of the N-type MOS transistor region and the field oxide film 101. In this case, the mask pattern M120 is formed to be inclined on the gate poly 103 formed on the field oxide film 101 in the same manner as the mask pattern M110 used when the N-type LED region 105 is formed. The mask pattern M110 and a predetermined region are formed to overlap each other.
즉, 종래의 마스크 패턴(M11, M12)들이 서로 반대 위상을 가지도록 하는 것과는 달리 각각의 마스크 패턴(M110, M120)들은 필드 산화막(101)의 상부에 형성된 게이트 폴리(103) 상에 경사지게 형성되면서 일정폭 만큼 크게 하여 그 경계면이 중첩되도록 한다. 따라서, P형 엘디디 영역(106)과 N형 엘디디 영역(105)을 형성하기 위한 선택적 이온 주입에 따라 필드 산화막(101) 상부의 게이트 폴리(103)에서 다른 영역에 비해 많은 손상을 받는 캡 산화막(104) 영역을 제거할 수 있다.That is, unlike the conventional mask patterns M11 and M12 to have opposite phases, the mask patterns M110 and M120 are inclined on the gate poly 103 formed on the field oxide film 101. It is made larger by a certain width so that its boundaries overlap. Accordingly, the cap that is more damaged than other regions in the gate poly 103 on the field oxide film 101 by the selective ion implantation for forming the P-type LED region 106 and the N-type LED region 105. The region of the oxide film 104 can be removed.
그 다음 도 2c에 도시된 바와 같이, P형 모스 트랜지스터 상부의 마스크 패턴(120)을 제거하고, 반도체 기판(100) 전면에 산화막을 증착한 후 캡 산화막(104)을 포함한 산화막이 각 게이트 폴리(103) 측벽에만 남도록 이방성 식각하여 측벽 스페이서(107)를 형성한다. 이때, 종래와는 달리 필드 산화막(101) 상부의 게이트 폴리에서 다른 영역에 비해 과다한 이온 주입 손상을 받은 캡 산화막(104) 영역이 존재하기 않기 때문에 측벽 스페이서(107) 형성을 위한 식각 시 게이트 폴리(103)에 대한 산화막의 식각 선택비가 높지 않아도 게이트 폴리(103)가 피팅되는 현상을 방지할 수 있게 된다.Next, as shown in FIG. 2C, the mask pattern 120 on the P-type MOS transistor is removed, an oxide film is deposited on the entire surface of the semiconductor substrate 100, and an oxide film including a cap oxide film 104 is formed on each gate poly ( 103) the sidewall spacers 107 are formed by anisotropic etching so as to remain only on the sidewalls. At this time, unlike the prior art, the gate poly at the gate poly on the field oxide film 101 has no ion implantation damage area compared to other regions, so that the gate poly at the time of etching to form the sidewall spacers 107 is not present. Even if the etching selectivity of the oxide film with respect to 103 is not high, the phenomenon in which the gate poly 103 is fitted can be prevented.
본 발명에서는 마스크 패턴(M110, M120)이 필드 산화막의 상부에 형성된 게이트 폴리 상에서 일정 영역이 서로 중첩되도록 경사지게 형성되는 것으로 예를 들어 설명하였지만, 각 마스크 패턴(M110, M120)이 필드 산화막(101) 상부에서 일정 영역이 서로 중첩되도록 경사지게 형성될 수도 있다. 또한, 마스크 패턴(M110, M120) 중 어느 하나의 마스크 패턴의 폭만을 일정량만큼 크게 형성하되, 서로 경사지게 형성할 수도 있다.In the present invention, for example, the mask patterns M110 and M120 are formed to be inclined so that a predetermined region overlaps each other on the gate poly formed on the field oxide film. However, each mask pattern M110 and M120 is formed in the field oxide film 101. The upper portion may be formed to be inclined so as to overlap each other. In addition, only the width of any one of the mask patterns M110 and M120 may be formed by a predetermined amount, but may be formed to be inclined with each other.
이후, P형 모스 트랜지스터와 N형 모스 트랜지스터 영역에 선택적으로 고농도의 N형 불순물과 P형 불순울 이온 주입하여 각각 N형 소오스/드레인(108)과 P형 소오스/드레인(109)을 형성함으로써, P형 모스 트랜지스터와 N형 모스 트랜지스터가 동시에 형성된 씨모스 트랜지스터를 형성한다.Thereafter, by selectively implanting high concentrations of N-type impurities and P-type impurities into the P-type MOS transistors and the N-type MOS transistors, the N-type source / drain 108 and the P-type source / drain 109 are formed, respectively. A CMOS transistor in which a P-type MOS transistor and an N-type MOS transistor are formed at the same time is formed.
이상 설명한 바와 같이, 본 발명은 엘디디 영역 형성을 위한 저농도 불순물 이온 주입 시에 N형 모스 트랜지스터와 P형 모스 트랜지스터로부터의 이온 주입을 방지하는 마스크 패턴을 그 경계면의 일정영역이 서로 중첩되도록 경사지게 형성함으로써, 필드 산화막 상부의 게이트 폴리가 피팅되는 방지할 수 있다.As described above, in the present invention, a mask pattern which prevents ion implantation from an N-type MOS transistor and a P-type MOS transistor during the implantation of low concentration impurity ions for forming an LED region is formed to be inclined so that a predetermined region of the interface overlaps each other. This can prevent the gate poly on the field oxide film from fitting.
또한, 본 발명은 게이트 폴리의 피팅을 방지함으로써, 게이트 폴리 상부에 균일한 실리사이드를 형성할 수 있으므로 낮은 콘택 저항을 유지할 수 있어 반도체 소자의 신뢰성을 향상시킬 뿐만 아니라 반도체 소자 제조 공정의 수율을 향상시킬 수 있다.In addition, the present invention can form a uniform silicide on the gate poly by preventing the fitting of the gate poly, thereby maintaining a low contact resistance, thereby improving the reliability of the semiconductor device and improving the yield of the semiconductor device manufacturing process. Can be.
도 1은 종래 기술에 의한 엘디디형 씨모스 트랜지스터를 제조하는 공정의 일 부분을 도시한 단면도이고,1 is a cross-sectional view showing a part of a process for manufacturing an LED type CMOS transistor according to the prior art,
도 2a 내지 도 2c는 본 발명의 바람직한 실시 예에 따른 엘디디형 씨모스 트랜지스터 제조 과정을 도시한 공정 단면도이다.2A to 2C are cross-sectional views illustrating a manufacturing process of an LED type CMOS transistor according to a preferred embodiment of the present invention.
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