KR20010016838A - Method of forming impurity doped region of MOS transistor - Google Patents
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Abstract
Description
본 발명은 반도체장치의 모스 트랜지스터 제조방법에 관한 것으로서, 보다 상세하게는 얕은 접합(shallow junction)의 소스 및 드레인을 형성하여 쇼트 채널 효과를 억제할 뿐만 아니라 제조공정의 단축으로 제조수율을 향상시킬 수 있도록 한 모스 트랜지스터의 불순물 주입영역 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a MOS transistor of a semiconductor device, and more particularly, to form a source and a drain of a shallow junction to suppress short channel effects and to improve manufacturing yield by shortening the manufacturing process. The present invention relates to a method of forming an impurity implantation region of a MOS transistor.
반도체 장치는 고집적화 및 고속화가 달성하기 위해서 스케일링 룰에 따른 소자의 미세화가 필연적으로 이루어져야만 한다.In order to achieve high integration and high speed, semiconductor devices must inevitably be miniaturized according to scaling rules.
일반적으로 MOS트랜지스터의 경우에는 쇼트 채널화와 함께 핫캐리어에 의한 소자의 특성 저하가 심화되어 소자의 동작 전압을 그만큼 낮게 설정하게 되었으며 특히 N형 모스 트랜지스터에서는 소스/드레인을 드레인과 채널과의 연결 부위의 농도를 낮추어 준 LDD(Lightly Doped Drain) 구조로 만들어서 채널 지역을 경사진 접합 구조로 만들었다. 이에 따라 게이트전극의 에지에서 전기장을 감소시켜 드레인에 도달하는 전자가 가속되어 게이트절연막을 파괴하는 것을 개선하였다.In general, in the case of MOS transistors, the deterioration of device characteristics due to hot carriers is intensified with the short channelization, and the operating voltage of the device is set as low as it is.In particular, in the N-type MOS transistor, the source / drain is connected to the drain and the channel. The channel region was made into an inclined junction structure by making a lightly doped drain (LDD) structure with a lower concentration of. This reduces the electric field at the edge of the gate electrode and accelerates electrons reaching the drain to break the gate insulating film.
또한, 반도체 소자가 미세화될수록 단채널 길이에 의해서 문턱 전압은 감소하게 되는 반면에, 반도체 장치에서 안정된 문턱전압을 획득할 수 있도록 소스/드레인에서 채널에 미치는 공핍층의 영향을 감소시켜야만 한다. 이에 따라 P형 모스트랜지스터는 기판의 농도를 높이기 위해서 드레인 내지 소스 주위에 포켓(pocket) 주입 영역을 형성하거나 급속 열처리 공정을 사용하여 얕은 접합층을 형성하고 있다.In addition, as the semiconductor device becomes more miniaturized, the threshold voltage decreases due to the short channel length, while the influence of the depletion layer on the channel in the source / drain must be reduced so as to obtain a stable threshold voltage in the semiconductor device. Accordingly, in order to increase the concentration of the substrate, the P-type MOS transistor forms a pocket injection region around the drain or the source, or forms a shallow bonding layer using a rapid heat treatment process.
대개 N형 모스트랜지스터에서는 LDD 이온 주입후 소스/드레인을 위한 고농도의 불순물 이온주입 전까지 열처리 공정동안 도펀트 P의 확산으로 인해 프로파일이 넓어져 얕은 접합 영역의 폭이 감소될 수 있다.Usually in N-type MOS transistors, the diffusion of dopant P during the heat treatment process after LDD ion implantation until the implantation of high concentration impurity ions for the source / drain may widen the profile and reduce the width of the shallow junction region.
한편, P형 모스트랜지스터의 경우에도 단일층의 게이트전극을 갖고 있을 경우 매몰 채널(burried channel) 구조를 가짐에 따라 쇼트 채널 효과에 의해 트랜지스터의 펀치쓰로우(punch through)가 저하되는 것을 개선하기 위한 포켓 이온 주입 공정에서 열 공정에 의한 불순물 확산으로 도핑 프로파일이 소스/드레인 영역 형성전에 이미 넓게 확보하고 있으므로 포켓의 역할을 못하고 있다.Meanwhile, even in the case of a P-type MOS transistor, when the gate electrode of a single layer has a buried channel structure, the punch-through of the transistor is reduced due to the short channel effect. In the pocket ion implantation process, the doping profile is already secured widely before the source / drain region is formed due to the impurity diffusion by the thermal process.
또한, 상기와 같은 접합 구조를 갖는 CMOS 모스트랜지스터는 LDD 및 포켓 이온 주입시 별도의 마스크 공정을 진행해야하는 번거러움이 있었다.In addition, the CMOS MOS transistor having the junction structure as described above has a problem in that a separate mask process should be performed during LDD and pocket ion implantation.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 소스/드레인용 마스크를 사용하여 경사진 이온 주입공정으로 LDD 및 포켓 영역을 형성한 후에 동일한 마스크를 사용하여 소스/드레인을 형성함으로써 트랜지스터의 전기적 특성을 향상시킬 뿐만 아니라 제조공정의 단축으로 제조수율을 개선시킬 수 있는 모스 트랜지스터의 불순물 주입영역 형성 방법을 제공함에 있다.An object of the present invention is to form a source / drain using the same mask after forming the LDD and the pocket region by an inclined ion implantation process using a source / drain mask in order to solve the problems of the prior art as described above The present invention provides a method of forming an impurity implantation region of a MOS transistor which can improve the electrical properties of the MOS transistor and improve the manufacturing yield by shortening the manufacturing process.
도 1 내지 도 6은 본 발명의 일실시예에 따른 CMOS 트랜지스터의 불순물 이온 주입 공정을 설명하기 위한 공정 순서도를 나타낸 것이다.1 to 6 show a process flowchart for explaining an impurity ion implantation process of a CMOS transistor according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
10 : 실리콘기판 12: 필드산화막10: silicon substrate 12: field oxide film
14: 게이트절연막 16: 게이트전극14: gate insulating film 16: gate electrode
18: 사이드월 스페이서 20: 절연막18: sidewall spacer 20: insulating film
21,25: 포토레지스트 패턴21,25 photoresist pattern
22: P형 모스트랜지스터의 포켓 영역22: pocket area of P-type MOS transistor
24: P형 모스트랜지스터의 소스/드레인 영역24: Source / drain area of P-type MOS transistor
26: N형 모스트랜지스터의 LDD 영역26: LDD region of N-type MOS transistor
28: N형 모스트랜지스터의 소스/드레인 영역28: Source / drain area of N-type MOS transistor
100: P형 모스트랜지스터 부위100: P-type MOS transistor site
200: N형 모스트랜지스터 부위200: N-type MOS transistor site
상기 목적을 달성하기 위하여 본 발명의 N형 모스 트랜지스터의 제조 방법은 N형 모스 트랜지스터의 제조 방법에 있어서, 제 1도전형 반도체기판에 소자의 활성 영역과 분리영역을 정의하는 필드산화막을 형성하는 단계와, 필드산화막에 의해 드러난 기판의 활성 영역 상부에 게이트절연막을 형성하고 그 위에 게이트전극을 형성하는 단계와, 게이트전극이 형성된 기판에 소스/드레인 영역을 정의하는 마스크 패턴을 형성하는 단계와, 제 2도전형 불순물을 기판에 대해 경사진 각도로 이온주입하여 게이트전극 에지 부위의 기판 내에 LDD 영역을 형성하는 단계와, 제 2도전형 불순물을 기판에 대해 수직 각도로 이온주입하여 게이트전극과 필드산화막에 의해 드러난 기판내에 소스/드레인 영역을 형성하는 단계와, 마스크 패턴을 제거하는 단계를 포함하여 이루어진 것을 특징으로 한다.In order to achieve the above object, a method of manufacturing an N-type MOS transistor according to the present invention includes forming a field oxide film defining an active region and an isolation region of a device on a first conductive semiconductor substrate. Forming a gate insulating film over the active region of the substrate exposed by the field oxide film and forming a gate electrode thereon; forming a mask pattern defining a source / drain region on the substrate on which the gate electrode is formed; Ion implanting biconductive impurities at an inclined angle with respect to the substrate to form an LDD region in the substrate at the edge portion of the gate electrode, and ion implanting the second conductive impurities at a perpendicular angle with respect to the substrate to form a gate electrode and a field oxide film. Forming a source / drain region in the substrate exposed by the substrate; and removing the mask pattern. It characterized by comprising.
상기 목적을 달성하기 위하여 본 발명의 P형 모스 트랜지스터의 제조 방법은, 제 1도전형 반도체기판에 소자의 활성 영역과 분리영역을 정의하는 필드산화막을 형성하는 단계와, 필드산화막에 의해 드러난 기판의 활성 영역 상부에 게이트절연막을 형성하고 그 위에 게이트전극을 형성하는 단계와, 게이트전극이 형성된 기판에 소스/드레인 영역을 정의하는 마스크 패턴을 형성하는 단계와, 제 1도전형 불순물을 기판에 대해 경사진 각도로 이온주입하여 게이트전극 에지 부위의 기판 내에 포켓 영역을 형성하는 단계와, 제 2도전형 불순물을 기판에 대해 수직 각도로 이온주입하여 게이트전극과 필드산화막에 의해 드러난 기판내에 소스/드레인 영역을 형성하는 단계와, 마스크 패턴을 제거하는 단계를 포함하여 이루어진 것을 특징으로 한다.In order to achieve the above object, a method of manufacturing a P-type MOS transistor of the present invention includes forming a field oxide film on a first conductive semiconductor substrate to define an active region and an isolation region of a device; Forming a gate insulating film over the active region and forming a gate electrode thereon; forming a mask pattern defining a source / drain region on the substrate on which the gate electrode is formed; and applying a first conductive impurity to the substrate. Forming a pocket region in the substrate at the gate electrode edge region by ion implantation at a photographic angle; and source / drain region in the substrate exposed by the gate electrode and the field oxide film by ion implanting the second conductive impurity at a vertical angle with respect to the substrate. And forming a mask pattern and removing the mask pattern.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 CMOS 트랜지스터의 불순물 이온 주입 공정을 설명하기 위한 공정 순서도를 나타낸 것이다.1 to 6 show a process flowchart for explaining an impurity ion implantation process of a CMOS transistor according to an embodiment of the present invention.
우선, 도 1에 도시된 바와 같이 반도체기판으로서 p형 실리콘기판(10) 위에 소자의 활성영역 및 분리영역을 정의하는 필드산화막(12)을 형성하고, 도면에 도시하지는 않았지만 CMOS의 P형 모스 트랜지스터가 형성될 부위(100)의 기판내에 n-웰을 형성한다.First, as shown in FIG. 1, a field oxide film 12 defining an active region and an isolation region of a device is formed on a p-type silicon substrate 10 as a semiconductor substrate, and although not shown in the drawing, a P-type MOS transistor of CMOS Forms an n-well in the substrate of the region 100 to be formed.
그리고, 기판 전면에, 게이트산화막(14) 및 도프트 폴리실리콘을 적층한 후에 게이트 마스크를 이용한 사진 및 식각 공정으로 상기 도프트 폴리실리콘층을 패터닝하여 게이트 전극(16)을 형성한다. 그리고, 상기 결과물 전면에 질화막을 도포한 후에 전면식각(etch back) 공정으로 상기 게이트 전극(16) 측벽에 사이드월 스페이서(18)를 형성한다. 그리고, 상기 게이트 전극(16) 및 기판 표면에 이온 주입의 균일도와 게이트 전극의 식각 공정으로 인한 기판 손상을 보상하기 위하여 산화막(20)을 형성한다.After the gate oxide layer 14 and the doped polysilicon are laminated on the entire surface of the substrate, the doped polysilicon layer is patterned by a photolithography and an etching process using a gate mask to form the gate electrode 16. After the nitride film is coated on the entire surface of the resultant, sidewall spacers 18 are formed on sidewalls of the gate electrode 16 by an etch back process. In addition, an oxide layer 20 is formed to compensate for substrate damage due to uniformity of ion implantation and etching of the gate electrode on the gate electrode 16 and the substrate surface.
이어서, 도 2에 도시된 바와 같이 상기 기판(10)에 N형 모스트랜지스터를 마스킹하면서 이후 형성될 P형 모스트랜지스터를 개방하는 마스크 패턴(21)을 형성한다. 제 1도전형 불순물로서, n형 불순물인 P 내지 As을 저농도로 해서 기판에 대해 경사진 각도로 이온주입한다. 이로 인해, 게이트전극(16) 에지 부위의 기판 내에 기판의 농도를 높이기 위한 포켓 영역(22)이 형성된다. 여기서, 경사 각도는 5°∼60°이며, 그 이온 주입 도우즈량은 5.0E11ions/㎠ ∼ 5.0E13ions/㎠ 로 하며 그 에너지 세기는 50KeV∼180KeV로 한다.Subsequently, as shown in FIG. 2, a mask pattern 21 is formed on the substrate 10 to open an P-type MOS transistor to be formed later while masking an N-type MOS transistor. As the first conductivity type impurity, ion implantation is performed at an inclined angle with respect to the substrate at a low concentration of P to As which are n type impurities. As a result, pocket regions 22 are formed in the substrate at the edge portion of the gate electrode 16 to increase the concentration of the substrate. Here, the inclination angle is 5 ° to 60 °, the ion implantation dose is 5.0E11ions / cm 2 to 5.0E13ions / cm 2 and the energy intensity is 50KeV to 180KeV.
그 다음, 도 3에 도시된 바와 같이, P형 모스트랜지스터의 소스/드레인을 형성하기 위하여 동일한 마스크 패턴을 사용하여 제 2도전형 불순물로서 p형 불순물인 B이나 BF2를 기판에 대해 수직 각도로 고농도 이온주입하여 게이트전극과 필드산화막에 의해 드러난 기판내에 소스/드레인 영역(24)을 형성하고, 마스크 패턴(21)을 제거한다.Next, as shown in FIG. 3, p-type impurities B or BF 2 as second conductivity-type impurities are perpendicular to the substrate using the same mask pattern to form the source / drain of the P-type transistor. High concentration ion implantation forms the source / drain regions 24 in the substrate exposed by the gate electrode and the field oxide film, and the mask pattern 21 is removed.
이어서, 도 4에 나타난 바와 같이, P형 모스트랜지스터를 마스킹하면서 이후 형성될 N형 모스트랜지스터 부위(200)를 개방하는 마스크 패턴(25)을 형성한다. 제 2도전형 불순물로서, n형 불순물인 P 내지 As을 기판에 대해 경사진 각도로 이온주입한다. 이로 인해, 게이트전극(16) 에지 부위의 기판 내에 불순물 농도룰 줄이기 위한 LDD 영역(26)이 형성된다. 여기서, 경사 각도는 5°∼60°이며, 그 이온 주입 농도는 5.0E12ions/㎠ ∼ 5.0E14ions/㎠ 로 하며 그 에너지 세기는 30KeV∼180KeV로 한다.Subsequently, as shown in FIG. 4, a mask pattern 25 is formed to mask the P-type MOS transistor while opening the N-type MOS transistor portion 200 to be formed later. As the second conductive type impurity, P to As, which is an n type impurity, are implanted at an inclined angle with respect to the substrate. As a result, an LDD region 26 is formed in the substrate at the edge portion of the gate electrode 16 to reduce the concentration of impurities. Here, the inclination angle is 5 ° to 60 °, the ion implantation concentration is 5.0E12ions / cm 2 to 5.0E14ions / cm 2, and the energy intensity is 30KeV to 180KeV.
이어서, 도 5에 도시된 바와 같이, 동일한 마스크 패턴(25)을 사용하여 제 2도전형 불순물로서 n형 불순물인 P 내지 As을 기판에 대해 수직 각도로 고농도 이온주입한다. 그러면, 게이트전극(16)과 필드산화막(12)에 의해 드러난 기판내에 소스/드레인 영역(28)이 형성된다. 그 다음, 상기 마스크 패턴(25)을 제거한다.Subsequently, as shown in FIG. 5, the same mask pattern 25 is used to implant high concentration ions of P to As, which are n-type impurities, as a second conductivity type impurity at a vertical angle with respect to the substrate. Then, source / drain regions 28 are formed in the substrate exposed by the gate electrode 16 and the field oxide film 12. Next, the mask pattern 25 is removed.
이후, 상기 결과물에 급속 열처리 공정을 실시하여 기판에 주입된 불순물을 활성화시켜서 P형 모스트랜지스터에서는 상기 포켓 영역(22)이 상기 소스/드레인 영역(24)을 둘러싼 형태로 형성되며, N형 모스트랜지스터에서는 게이트전극 에지의 기판 표면에 얕은 LDD 구조의 소스/드레인 영역이 형성된다.Thereafter, a rapid heat treatment process is performed on the resultant to activate impurities implanted in the substrate, so that in the P-type MOS transistor, the pocket region 22 is formed to surround the source / drain region 24 and an N-type MOS transistor. In this case, a shallow LDD structure source / drain region is formed on the substrate surface at the gate electrode edge.
한편, 본 발명의 불순물 이온주입시 소스/드레인을 위한 고농도 불순물 이온 주입을 먼저 실시한 후에 LDD 내지 포켓 영역을 위한 경사 이온 주입 공정을 형성할 수도 있다.On the other hand, when the impurity ion implantation of the present invention, a high concentration impurity ion implantation for the source / drain may be first performed, and then a gradient ion implantation process for the LDD to pocket region may be formed.
그리고, 다음 표 1 및 표 2는 종래 모스 트랜지스터와 본 발명에 따라 개선된 모스 트랜지스터의 전기적 특성을 비교한 것이다.Table 1 and Table 2 compare the electrical characteristics of the conventional MOS transistor and the improved MOS transistor according to the present invention.
상기 표 1 및 표 2를 참조하면, N형 및 P형 모스트랜지스터의 채널 길이를 15㎛로 하며 그 채널폭을 0.22㎛로 했을 때 그 문턱 전압인 Vt, 항복 전압인 Vb와 누설 전류 Ioff를 측정한 결과이다.Referring to Table 1 and Table 2, when the channel length of the N-type and P-type MOS transistors is 15 μm and the channel width is 0.22 μm, the threshold voltage Vt, the breakdown voltage Vb, and the leakage current Ioff are measured. One result.
본 발명에 의해 개선된 N형 및 P형 트랜지스터는 종래 트랜지스터에 대비하여 문턱 전압, 항복 전압이 커지며 누설 전류의 값이 작아진다.The N-type and P-type transistors improved by the present invention have a larger threshold voltage and breakdown voltage and smaller leakage current values than conventional transistors.
상기한 바와 같이, 본 발명은 소스/드레인용 마스크를 사용하여 경사진 이온 주입공정으로 LDD 및 포켓 영역을 형성함으로써 소스 및 드레인의 고농도 불순물 주입시 동일한 마스크를 사용하여 얕은 접합의 소스/드레인을 형성할 수 있어 트랜지스터의 쇼트 채널 효과로 인한 전기적 특성 저하를 방지할 수 있을 뿐만 아니라 마스크 단축으로 인해 제조 공정을 줄일 수 있으며 제조 수율을 개선시킬 수 있다.As described above, the present invention forms a LDD and a pocket region by an inclined ion implantation process using a source / drain mask to form a source / drain of a shallow junction using the same mask during high concentration impurity implantation of the source and drain. In addition to preventing the degradation of electrical characteristics due to the short channel effect of the transistor, the shortening of the mask can reduce the manufacturing process and improve the manufacturing yield.
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