KR100219063B1 - Method of manufacturing semiconductor device - Google Patents
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Abstract
1. 청구범위에 기개된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION
반도체 소자 제조방법.Semiconductor device manufacturing method.
2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention
자기 정렬방식에 의해 웰 영역에 있어서의 필드 산화막 하부 영역은 고농도의 불순물을 유지함과 동시에 셀 접합 하부 영역의 농도를 최적화하여 소자의 리플래쉬 특성을 향상시키기 위한 반도체 소자 제조방법을 제공하고자 함.A method of fabricating a semiconductor device for improving the refresh characteristics of a device by maintaining a high concentration of impurities in a field oxide film in a well region by aligning a cell and optimizing the concentration of a cell junction bottom region by a self-aligning method.
3. 발명의 해결방법의 요지3. Summary of Solution to Invention
제1도전형의 불순물이 이온주입된 웰 영역이 형성된 반도체 기판에 필드 산화막을 형성하고, 상기 반도체 기판에 제2도전형의 불순물을 카운터 이온주입하여 이후의소오스/드레인 영역 하부의 반도체 기판에 카운터 이온주입 영역을 형성한 다음, 상기 카운터 이온주입 영역 상부면에 제1도전형의 불순물을 이온주입하여 문턱 전압 조절 이온주입 영역을 형성하는 것을 포함해서 이루어진 반도체 소자 제조방법을 제공하고자 함.A field oxide film is formed on a semiconductor substrate on which a well region into which a first conductivity type impurity is implanted is formed, and a counter ion implantation of a second conductivity type impurity is performed on the semiconductor substrate to counter the semiconductor substrate below the source / drain region. After forming an ion implantation region, to provide a semiconductor device manufacturing method comprising forming a threshold voltage control ion implantation region by ion implanting impurities of the first conductivity type on the upper surface of the counter ion implantation region.
4. 발명의 중요한 용도4. Important uses of the invention
반도체 소자 제조 공정 중 셀 접합 농도의 최적화를 통한 리플래쉬 특성 향상에 이용됨.Used to improve refresh characteristics by optimizing cell junction concentration in semiconductor device manufacturing process.
Description
본 발명은 반도체 소자 제조 공정 중 웰 지역에 있어서의 접합 농도의 최적화를 통한 소자의 리플래쉬 특성을 향상시키기 위한 반도체 소자 제조방법에 관한 것이다.The present invention relates to a semiconductor device manufacturing method for improving the refresh characteristics of the device by optimizing the junction concentration in the well region during the semiconductor device manufacturing process.
반도체 소자가 점차 고집적화됨에 따라 워드라인 폭과 셀과 셀 사이의 간격이 좁아지게 되고, 워드라인 폭이 감소함에 따라 트랜지스터의 오프 전류가 증가하게되어 편치 쓰로우 특성이 취약해지며, 셀과 셀 사이의 간격이 좁아짐에 따라 셀사이의 누설 전류가 증가하고, 이에따라 필드 트랜지스터 특성이 취약해지는 문제점이 있었다.As semiconductor devices become increasingly integrated, the word line width and the gap between cells become narrower, and as the word line width decreases, the off current of the transistor increases, making the bias-through characteristic weak. As the intervals between the N and N become narrower, leakage currents between cells increase, resulting in weak field transistor characteristics.
상기와 같은 문제점을 해결하기 위한 종래기술을 첨부된 도면을 참조하여 살펴본다.With reference to the accompanying drawings, a prior art for solving the above problems.
도 1a 및 도 1b는 종래기술에 따른 반도체 소자 제조 공정 단면도이다.1A and 1B are cross-sectional views of a semiconductor device manufacturing process according to the prior art.
먼저, 도 1a는 반도체 기판(1)에 대해 1E17 ions/㎤ 내지 1.5E17 ions/㎤ 정도로 높은 도즈(Dose)의 불순물을 이온주입하여 P-웰(2)을 형성하고, 소정부위의 반도체 기판(1)을 열산화하여 소자간 절연막인 필드 산학막(3)을 형성한 후, 전체구조 상부에 패드 산화막(4)을 형성한 다음, P형 불순물인 붕소(Boron)을 이온주입하여 문턱 전압 조절을 위한 이온주입 영역(8)을 형성한 것을 도시한 것이다.First, FIG. 1A illustrates a P-well 2 formed by ion implanting impurities of about 1E17 ions / cm 3 to 1.5E17 ions / cm 3 with respect to the semiconductor substrate 1 to form a P-well 2. After thermal oxidation of 1) to form a field-industry film 3 as an inter-element insulating film, a pad oxide film 4 is formed over the entire structure, and then ion implanted boron, a P-type impurity, to adjust the threshold voltage. It shows that the ion implantation region 8 for the formation.
그리고, 도 1b는 상기 패드 산화막(3)을 제거하고, 전체구조 상부에 게이트산화막(5)을 형성한 후, 전체구조 상부에 게이트 전극용 플리실리콘막을 형성하고, 게이트 전극용 마스크를 사용하여 상기 게이트 전극용 폴리실리콘막 및 게이트 산화막(4)을 선택식각하여 게이트 전극(6)을 형성한 다음, 소오스/드레인 이온주입공정을 실시하여 소오스/드레인 영역(7)을 형성한 것을 도시한 것이다.1B shows that the pad oxide film 3 is removed, the gate oxide film 5 is formed over the entire structure, and then the polysilicon film for the gate electrode is formed over the entire structure. The gate silicon 6 is formed by selectively etching the polysilicon film and the gate oxide film 4 for the gate electrode, and then the source / drain regions 7 are formed by performing a source / drain ion implantation process.
그러나, 상기와 같은 트랜지스터의 오프 전류 증가로 인한 펀치 쓰로우 특성저하 및 누설 전류 증가로 인한 필드 트랜지스터의 특성 저하를 방지하기 위해 웰(Well) 농도를 증가시키게 될 경우 첫째, 직접 터널링(Direct Tunneling), 열전자의 전계 방츌(Thermonic Field Emission) 또는 간접 터널링(Trap Assisted Tunneling)과 같은 터널링 현상에 의해 전하저장전극에 있어서 접합 누설 전류가 증가되어 리플래쉬 시간이 감소하게 되고, 둘째, 접합의 공핍층 폭의 감소로 인한 비트 라인 접합 캐패시턴스가 증가하게 되어 리플래쉬 시간이 감소하게되는 문제점이 있었다.However, in the case where the well concentration is increased in order to prevent the characteristics of the field transistor due to the decrease in the punch-through characteristics and the leakage current due to the increase in the off current of the transistor, first, direct tunneling Tunneling phenomena such as thermal field emission or trap assisted tunneling increase the junction leakage current in the charge storage electrode, thereby reducing the refresh time. Second, the depletion layer width of the junction. The bit line junction capacitance is increased due to the decrease of the refresh time.
따라서, 상기와 같은 터널링에 의한 접합 누설 전류의 증가 및 접합의 공핍층 폭의 감소에 따른 비트 라인의 접합 캐패시턴스 증가로 인한 리플래쉬 시간의 감소 등의 문제점을 방지하기 위하여 셀이 위치하는 웰(Well) 지역에서 셀과 셀 사이(즉, 필드 산화막의 하부)는 고농도를 유지하면서 셀 접합 아래부분에서는 적절한 농도의 웰(Well) 프로파일(Profile)을 갖는 소자가 요구되어지고 있다.Therefore, in order to prevent problems such as the increase in the junction leakage current due to the tunneling and the reduction of the refresh time due to the increase in the junction capacitance of the bit line due to the decrease in the depletion layer width of the junction, the well (Well) There is a need for a device having an appropriate concentration of well profile at the bottom of the cell junction while maintaining a high concentration between the cell and the cell (i.e., the bottom of the field oxide layer) in the region.
상기와 같은 제반 요구 사항에 의해 안출된 본 발명은 자기 정렬방식에 의해 웰 영역에 있어서의 필드 산화막 하부 영역은 고농도의 불순물을 유지함과 동시에 셀 접합 하부 영역의 농도를 최적화하여 소자의 리플래쉬 특성을 향상시키기 위한 반도체 소자 제조방법을 제공하는뎨 그 목적이 있다.According to the present invention devised by the above-mentioned requirements, the field oxide layer in the well region is maintained by the self-aligning method to maintain the impurities at a high concentration and optimize the concentration of the cell junction lower region to improve the refresh characteristics of the device. It is an object of the present invention to provide a method for manufacturing a semiconductor device for improvement.
제1a, 1b도는 종래기술에 따른 반도체 소자 제조 공정 단면도.1A and 1B are cross-sectional views of a semiconductor device manufacturing process according to the prior art.
제2a도 내지 제2c도는 본 발명의 일실시예에 따른 반도체 소자 제조 공정 단면도.2a to 2c is a cross-sectional view of the semiconductor device manufacturing process according to an embodiment of the present invention.
제3도는 일반적인 소자의 셀 지역에 있어서 활성영역의 불순물 농도 프로파일을 도시한 그래프.3 is a graph showing an impurity concentration profile of an active region in a cell region of a typical device.
제4도는 본 발명의 일실시에에 따른 셀 지역에 있어서 활성영역의 불순물 농도 프로파일을 도시한 그래프.4 is a graph illustrating an impurity concentration profile of an active region in a cell region according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 반도체 기판 20 : P-웰10 semiconductor substrate 20 P-well
30 : 필드 산화막 40 : 패드 산화막30: field oxide film 40: pad oxide film
50 : 게이트 산화막 60 : 게이트 전극50: gate oxide film 60: gate electrode
70 : 카운터 이온주입 영역 80 : 문턱 전압 조절 이온주입 영역70: counter ion implantation region 80: threshold voltage control ion implantation region
90 : 소오스/드레인 영역90 source / drain regions
상기 목적을 달성하기 위하여 본 발명은 반도체 기판에 대해 제1도전형의 불순물을 이온주입하여 웰 영역을 형성하는 단계; 소정부위의 반도체 기판에 필드산화막을 형성하는 단계; 전체구조 상부에 패드용 물질막을 형성하는 단계; 문턱전압 조절을 위한 이온주입 마스크를 사용하여 상기 웰 영역에 이온주입된 불순물과 반대형의 제2도전형의 불순물을 카운터 이온주입하여 이후의 공정에서 형성될 소오스/드레인 영역 하부의 반도체 기판에 카운터 이온주입 영역을 형성하는 단계; 및 상기 문턱 전압 조절을 위한 이온주입 마스크를 사용하여 상기 카운터 이온주입영역 상부면에 제1도전형의 불순물을 이온주입하여 문턱 전압 조절 이온주입 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, the present invention comprises the steps of forming a well region by ion implantation of impurities of a first conductivity type to a semiconductor substrate; Forming a field oxide film on a semiconductor substrate at a predetermined portion; Forming a pad material film on the entire structure; Counter ion implantation of a second conductivity type impurity opposite to the impurity implanted in the well region using an ion implantation mask for adjusting the threshold voltage to counter the semiconductor substrate under the source / drain region to be formed in a subsequent process Forming an ion implantation region; And forming a threshold voltage adjusting ion implantation region by ion implanting impurities of a first conductivity type into an upper surface of the counter ion implantation region using the ion implantation mask for adjusting the threshold voltage.
이하, 첨부된 도면을 참조하여 븐 발명을 상세히 설명한다.Hereinafter, the invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 반도체 소자 제조 공정 단면도이다.2A through 2C are cross-sectional views illustrating a semiconductor device manufacturing process in accordance with an embodiment of the present invention.
먼저, 도 2a는 반도체 기판(10)에 대해 1E17 ions/㎤ 내지 1.5E17 ions/㎤ 정도로 높은 도즈(Dose)의 불순물을 이온주입하여 P-웰(20)을 형성하고, 소정부위의 반도체 기판(10)을 열산화하여 소자간 절연막인 필드 산화막(30)을 형성한 후, 전체구조 상부에 패드 산화막(40)을 형성한 다음, 130KeV 내지 200KeV 정도의 에너지(Energy)로 1E12 ions/㎤ 내지 3E12 ions/㎤ 정도의 도즈(Dose)량으로 N형 불순물인 인(Phosphrous)을 카운터 이온주입하여 카운터 이온주입 영역(70)을 형성한 것을 도시한 것이다.First, FIG. 2A illustrates a P-well 20 by ion implanting impurities of about 1E17 ions / cm 3 to 1.5E17 ions / cm 3 with respect to the semiconductor substrate 10 to form a P-well 20. 10) is thermally oxidized to form a field oxide film 30 as an inter-element insulating film, and then a pad oxide film 40 is formed over the entire structure, and then 1E12 ions / cm 3 to 3E12 with energy of about 130 KeV to 200 KeV. The counter ion implantation region 70 is formed by performing counter ion implantation of phosphorus (N-type impurity) at a dose amount of about ions / cm 3.
이때, 상기 카운터 이온주입 영역(70) 형성을 위한 에너지(Energy)가 낮은경우 셀 영역의 문턱 전압에 영향을 끼치고, 에너지(Energy)가 높은 경우 셀 영역에 있어서 필드 트랜지스터의 특성을 열악하게 하므로 상기 이온주입 에너지 및 불순물의 도즈량을 적절하게 조절한다.In this case, when the energy for forming the counter ion implantation region 70 is low, the threshold voltage of the cell region is affected, and when the energy is high, the characteristics of the field transistor are poor in the cell region. Ion implantation energy and the dose amount of an impurity are adjusted suitably.
한편, 상기 카운터 이온주입 영역(70) 형성을 위한 카운터 이온주입 공정에 의해 이후의 공정에서 셀 접합이 형성될 영역의 하부는 5E16 ions/㎤ 정도의 농도를 갖게되고, 상기 필드 산화막(30)의 하부 영역은 상기 카운터 이온주입 공정에 의해 영향 받지 않고 1E17 ions/㎤ 내지 1.5E17 ions/㎤ 정도의 불순물 농도를 유지하게 된다.On the other hand, by the counter ion implantation process for forming the counter ion implantation region 70, the lower portion of the region where the cell junction is to be formed in a subsequent process has a concentration of about 5E16 ions / cm 3, The lower region is not affected by the counter ion implantation process and maintains an impurity concentration of about 1E17 ions / cm 3 to 1.5E17 ions / cm 3.
이어서, 도 2b는 상기 카운터 이온주입 영역(70)의 상부면에 P형 불순물인 붕소(Boron)를 이온주입하여 문턱 건압 조절을 위한 이온주입 영역(80)을 형성한 것을 도시한 것이다.Subsequently, FIG. 2B illustrates an ion implantation region 80 for controlling threshold dry pressure by implanting boron, which is a P-type impurity, on the upper surface of the counter ion implantation region 70.
마지막으로, 도 2c는 상기 패드 산화막(40)을 제거하고, 전체구조 상부에 게이트 산화막(50)을 형성한 후, 전체구조 상부에 게이트 전극용 폴리실리콘막을 형성하고, 게이트 전극용 마스크를 사용하여 상기 게이트 전극용 폴리실리콘막 및 게이트 산화막(50)을 선택식각하여 게이트 전극(60)을 형성한 다음, 소오스/드레인 이온주입 공정을 실시하여 소오스/드레인 접합(90)을 형성한 것을 도시한 것이다.Finally, FIG. 2C shows that the pad oxide film 40 is removed, the gate oxide film 50 is formed over the entire structure, the polysilicon film for the gate electrode is formed over the entire structure, and the mask for the gate electrode is used. The gate silicon 60 is formed by selectively etching the polysilicon film and the gate oxide film 50 for the gate electrode, and then the source / drain ion implantation process is performed to form the source / drain junction 90. .
도 3은 일반적인 소자의 셀 지역에 있어서 활성영역의 불순물 농도 프로파일을, 도 4는 븐 발명의 일실시예에 따른 셀 지역에 있어서 활성영역의 불순물 농도프로파일을 도시한 그래프로, 상기 소오스/드레인 접합(90) 하부의 P-웰 영역의 농도가 1E17 ions/㎤ 내지 1.5E17 ions/㎤에서 5E16 ions/㎤ 로 감소한 것을 알 수있다.3 is a graph illustrating an impurity concentration profile of an active region in a cell region of a general device, and FIG. 4 is a graph illustrating an impurity concentration profile of an active region in a cell region according to an embodiment of the present invention. It can be seen that the concentration of the lower P-well region (90) decreased from 1E17 ions / cm 3 to 1.5E17 ions / cm 3 to 5E16 ions / cm 3.
이에 따라 비트 라인에 연결된 접합 캐패시턴스를 40% 이상 줄일 수 있으며, 터닐링 전류가 감소함에 따라 역방향 접합 누설 전류를 감소시킬 수 있다.As a result, the junction capacitance connected to the bit line can be reduced by more than 40%, and the reverse junction leakage current can be reduced as the tunneling current decreases.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 뵨 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명벅할 것이다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and various substitutions, modifications, and changes are possible within the scope without departing from the technical spirit of the present invention. For those who have knowledge of
상기와 같이 이루어지는 본 발명은 자기 정렬방식에 의해 웰 영역에 있어서의 필드 산화막 하부 영역은 고농도의 불순물을 유지함과 동시에 셀 접합 하부 영역의 농도를 최적화함으로써, 소자의 리플래쉬 특성을 향상시킬 수 있다.According to the present invention as described above, the refresh characteristics of the device can be improved by optimizing the concentration of the lower region of the field oxide film in the well region by the self-aligning method and optimizing the concentration of the lower region of the cell junction.
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