KR19980703044A - 클린업 ｐｌｌ 을 갖는 직접 디지털 합성기 구동 ｐｌｌ주파수 합성기 - Google Patents

클린업 ｐｌｌ 을 갖는 직접 디지털 합성기 구동 ｐｌｌ주파수 합성기 Download PDF

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Abstract

주파수 합성기 (200) 는 고정밀 주기 신호를 생성하기 위해 직접 디지털 합성기 (DDS)(204) 를 이용한다. DDS (204) 출력 신호는 스펙트럼적으로 순수한 기준 신호를 생성하고 전체적인 제 1 설정 시간을 증가시기 위해 클린업 위상 동기 루프 (PLL)(214) 를 이용하여 대역통과 필터된다. 2 차 또는 1 차 위상 동기 루프 (220) 는 제 1 PLL (214) 보타 고속 설정 시간을 가지며, 클린업 PLL (214) 에 의해서 생성된 기준 신호 주파수를 조절한다. 하나의 실시예에서, DDS 주파수 합성기 (204) 는 클린업 PLL (214) 에 결합된 디지털 아날로그 변환기 (DAC)(206) 를 갖는다. 다른 실시예 (300) 는 DAC 축적기 (306) 로부터 최상위 비트 (MSB) 또는 오버플로우 비트를 클린업 PLL (318) 에 전송한다. 그러나, 다른 실시예 (400) 는 새로운 주파수로 설정하는 동안 클린업 PLL (410) 을 바이패스하기 위해 스위칭 장치를 이용한다.

Description

클린업 ＰＬＬ 을 갖는 직접 디지털 합성기 구동 ＰＬＬ 주파수 합성기
종래 주파수 합성기는 위상 동기 루프와 조합하여 직접 디지털 합성기를 이용하여 성취될 수 있다. 직접 디지털 합성기 (DDS) 는 위상 동기 루푸에 대해 루프 기준 신호를 제공하는데 이용된다. 이상적으로는, 위상 동기 루프 (PLL) 는 DDS 기준 신호로부터 벗어나는 것을 방지하고, 넓은 주파수 범위내에서 동작하고 고속 설정 시간을 성취하도록 설계된다. 예를 들면, DDS 조합하여 단일 PLL 을 이용하여 이들 모든 설계 목적을 달성하는데에는 어려움이 있다. 새로운 주파수로 빠르게 설정되도록 설계된 PLL은 DDS 기준 신호에서 발생된 스퍼의 넓은 범위를 방지하는 것이 불가능하다. 즈파수 설정 시간을 감소시키고 스퍼 방지를 증가시키는 것은 PLL 설계에서 상충하는 설계 요건이 된다.
DDS 기준 신호는 주파수가 부여된 대역에 미세하게 동조될 수 있는 디지털화된 주기 신호이다. 디 신호는 룩업 테이블을 통해 주기적인 파형으로 위상을 변형하고 디지털 아날로그 변환기를 이용하여 주기적인 파형의 결과적인 디지털 표시를 아날로그 신호로 변환시키는, 일관된 고속 샘플링 이론의 축적 위상에 의해서 생성된다. 그러나 DDS 출력 신호는 양자화 에러에 기인하는 스퍼 및 열과 반도체 효과에 기인하는 절단 뿐만아니라 잡음을 포함할 수도 있다.
DDS 에 의해서 생성된 아날로그 신호는 PLL 에 대한 기준 주파수 소오스이다. PLL 은 주파수 분해능이 기준 주파수와 동일한 주파수 범위를 출력하도록 설계된다. 통상적인 DDS 기준 주파수의 증가에서 거친 (coarse) 출력 주파수 조절은 루프 제수 값의 변화에 의해서 이루질 수도 있다. 미세한 주파수 조절은 DDS 출력 주파수, 즉 위상 동기 루프 기준 주파수의 소오스를 변화시킴으로서 이루어질 수 있다. 미세한 조절 증분은 루프 분주값에 의해서 승산된 DDS 출력의 주파수 분해능이다.
위상 동기 루프의 실행은 (1) 기준 신호 주파수, (2) 출력 주파수를 기준 주파수로 낮추기 위해 요구되는 제수의 크기, 및 (3) 루프 필터의 대역폭을 포함한 여러 팩터에 관련된다. 기준 신호 주파수는 주파수 분해능, 또는 루프의 단계 크기, 즉, 기준 주파수가 작아질 수록 주파수 분해능은 더 커지는 것을 지시한다. 루프 분주기의 크기는 루프의 잡음 실행상에 큰 영향을 준다. 이와 마찬가지로, 기준 주파수내의 위상 잡음 또는 의사 잡음은 루프 분주기에 의해서 승산된 본래 크기를 갖는 루프 출력에 나타난다. 통상적으로, 기준 주파수의 5 내지 10 퍼센트 또는 그이하이고, 루프가 새로운 주파수로 설정되는 속도에 영향을 준다. 따라서, 루프 필터 대역폭이 협소해질수록 루프는 새로운 주파수에 설정되는 속도가 더 느려진다.
종래 DDS 구동 PLL 합성기는 미세한 주파수 분해능 및 높은 스펙트럼 순도를 갖는 시호를 동기할 수 있다. 협소 대역폭 루프로 설계된 PLL 은 DDS 기준 신호로부터 잡음 및 스퍼를 방지하고 높은 스펙트럼 수도를 갖는 신호를 생성한다. DDS 구동 PLL 합성기의 예는 본 발명자에 의해서 본 발명의 양도인에게 양도된 직접 디지털 합성 구동 위상 동기 루프 주파수 합성기 라는 제목으로 미국 특허 제 4,965,533 호에 개시되어 있고, 하드 리미터를 갖는 직접 디지털 합성기 구동 위상 동기 루프 주파수 합성기 라는 제목으로 미국 특허 제 5,028,887 호에 개시되어 있으며, 이하 참조되고 있다. 그러나, 높은 스펙트럼의 순도를 획득하기 위해 요구되는 협대역폭 루프는 주파수 설정 시간을 증가시키는 경향이 있다. 종래 DDS 구동 PLL 합성기에서, 고속 설정 시간 및 높은 스펙트럼 순도는 상충하는 설계 요구이다.
따라서, 본 발명의 목적은 높은 스펙트럼 순도를 갖는 신호를 생성하는 동안 고속 설정 시간을 성취하는 것이 가능한 신규하고 향상된 직접 디지털 합성기 구동 위상 동기 루프 주파스 합성기를 제공하는데 있다.
본 발명이 다른 목적은 직접 디지털 합성기가 디지털 아날로그 변환기의 이용을 필요로하지 않는 신규하고 향상된 직접 디지털 합성기 구동 위상 동기루프 주파수 합성기를 제공하는데 있다.
본 발명의 다른 목적은 향상된 직접 디지털 합성기 구동 위상 동기 루프 주파수 합성기의 설정 시간을 단축시키기 위해 스위칭 배열을 이용하는데 있다.
발명의 개요
향상된 주파수 합성기는 디지털 방식으로 생성된 아날로그 신호를 처리하기 위해 한쌍의 위상 동기 루프를 이용한다. 직접 디지털 합성기 (DDS) 는 디지털 기준 신호를 생성하는 하나의 방법이다. DDS 는 일관된 고속 샘플링 이론으로 위상을 축적하고, 룩업 테이블을 통해 위상을 주기적인 파형으로 변환하고, 디지털 아날로그 변환기를 이용하여 주기적인 파의 결과적인 디지털 표시를 아날로그 신호로 변환시킴으로서 디지털화된 주기적인 주파수를 생성한다.
제 1 실시예에서, DDS 주파수 소오스에 결합된 제 1 또는 클린업 PLL 은 기준 주파수주변의 근접 잡음을 제거한다. 클린업 PLL 은 부여된 기준 주파수를 본래대로 트랙하기 때문에 종래 필터 배열에 대한 이점을 제공한다. PLL 의 필터링 능력은 루프 대역폭의 크기에 달려있다. 더 협소한 PLL 루프 대역폭은 기준 주파수주변의 더작은 윈도우내에 있는 주파수를 필터하여 제거시킨다. 통상적으로, 클린업 PLL 은 루프 제수값을 거의 유니티로 설정함으로서 입력 기준 주파수에 근접하거나, 또는 동일한 출력 신호를 생성한다. 클린업 PLL 은 다른 종래 합성기에서 요구될 수도 있는 임의의 부가적인 필터에 무관한 스펙트럼적으로 순수한 기준 신호를 제공한다.
2 차 또는 1 차 PLL 회로는 클린업 PLL 로부터 스펙트럼적으로 순수한 기준 신호를 수신하고 필요한 주파수로 조정한다. PLL 회로는 입력 기준 주파수의 증가로, 유니티보다 큰 값에 대해 루프 제수값을 조정함으로서 출력 주파수를 조정한다. 1 차 PLL 에 대한 주파수 제어 입력은 출력 주파수에 대해 다이나믹하게 거친 조정을 하는데 이용될 수 있다. 미세한 주파숴 제어는 제 1 의 PLL 회로에 입력으로서 이용된다.
새로운 신호로 동기 시키기 위한 본발명의 전체적인 설정 시간은 각 PLL 의 루프 대역폭 및 각 PLL 은 제공된 신호로 동기되지 않는 각각의 확률에 의존한다. 클린업 PLL 은 입력 기준 주파수를 근접하게 매칭시킨 출력 주파수를 생성하고, 동작하는 동안, 통상적으로 동기를 잃지 않는다. 결과적으로, 클린업 PLL 의 협소한 루프 대역폭과 연합된 더 길어진 설정 시간은 전체적인 설정 시간 등식에 충분히 기여하지 못한다. 큰 주파수를 조정하는 경우 통상적으로 신호 동기를 깨지 않는 1 차 PLL 은 임의로 커진 루프 대역폭을 가짐으로서 설정시간을 감소시킨다.
본 발명의 설정 시간은 2 개의 PLL 회로를 이용하여 크게 향상된다. 통상적으로 하나의 PLL 만을 이용한 종래 DDS 구동 PLL 합성기 설계는 상호 배타적인 근접 필터링 및 고속 주파수 설정 시간 설계 요구에 의해서 제약된다. 현 실시예에서, 클린업 PLL 은 고속 주파수 설정 시간 요구로부터 근접 필터링 (close-in filtering) 기능을 분리하고 따라서 주파수 합성기에 대한 설정 등식에 대한 추가 자유도를 부가한다. 현 실시예의 1 차 PLL 은 근접 필터링을 실행하는데 더이상 요구되지 않고 대신에 임의의 고속 주파수 설정 시간을 갖도록 설계될 수 있다.
또한 볼 발명은 디지털 기준 주파수 합성기에 대한 설계요구를 간략화시키는데 이용될 수도 있다. 전형적인 디지털 주파수 합성기는 디지털 아날로그 변환기 (DAC) 소자에 결합된 직접 디지털 합성기 (DDS) 로 이루어진다. 또한, 현 실시예는 DAC 를 이용하지 않고 주파수 합성기로 구동한다. DAC 출력을 이용하는 대신에, DDS 축적기로부터의 최상위 비트 (MSB) 는 클린업 PLL 에 직접 제공된다. 클린업 PLL 의 필터링 품질은 DDS MSB 신호상에 나타난 조화 스퍼를 제거하고 사이파 신호를 생성한다. 결과적인 사인파 신호는 더 신호처리를 하기 위해 1 차 PLL 에 의해서 용이하게 이용될 수 있다.
선택적인 실시예는 본 발명에서 클린업 PLL 에 의해서 기여될 수 있는 임의의 설정 시간을 최소화하기 위해 스위칭 장치를 이용한다. 이 실시예는 디지탈 방식으로 생성된 주기 신호의 제 1 및 제 2 복사를 생성하기 위한 파워 스플리터(power splitter) 수단을 이용한다. 제 1 복사 주기 신호는 클린업 PLL 에 제공되고 파워 가산 수단을 통해 신호를 선택적으로 통과시키는 연속 스위칭 수단에 제공되며 1 차 PLL 회로에 제공된다. 이 스위칭 수단은 스위칭 제어 회로에 의해서 생성된 제어 신호에 응답한다.
제 2 복사 주기 신호는 가산 수단을 통해 신호를 선택적으로 통과시키는 것이 가능한 스위칭 수단 및 1 차 PLL 회로에 직접 제공된다. 또한, 스위칭 수단은 스위칭 제어 회로에 의해서 생성된 제어 신호에 응답한다.
이 스위칭 실시예는 새로운 주파수로 설정되는 동안 클린업 PLL 을 바이패스시킨다. 이것은 클린업 PLL 에 의해서 기여될 수 있는 설정 시간 지연을 제거함으로서 전체적인 설정 시간을 감소시킨다. 주파수 변화가 발생한 경우, 스위칭 제어는 클린업 PLL 과 연합하여 개방하고 제 2 복사 주기 신호와 연합하여 스위치를 단락시키는 제어 신호를 생성한다. 한번 클린 PLL 이 새로운 주파수로 설정되는 동안, 클린업 PLL 과 연합된 스위치는 단락시키고 그 후에 제 2 복사 주기 신호와 연합한 스위치는 개방시킨다.
본 발명의 발람직한 실시예는 종래 기술에 대해 여러 이점을 제공한다. 설정 시간은 DDS 기준 신호에 대해 클린업 필터로서 하나의 PLL 을 이용하고, 주파수 멀티플라이어로서 제 2 PLL 을 이용함으로서 향상될 수 있다. 클린업 PLL 은 위상 연속 DDS 출력을 연속하여 트랙킹하는 동안 DDS 스퍼를 제거한다. 클린업 PLL 과 DDS 출력 사이의 주파수 및 위상을 유지하는 것은 이 루프의 설정 시간을 단축시킨다. 반면에, 제 2 PLL 은 주파수 멀티플라이어로서 동작한다. 제 2 PLL 에서 루프 대역폭을 증가시키는 것은 넓은 주파수 대역폭이 고속 주파수 스위칭 특성에 따라 출력하는 것이 가능하도록 한다.
본 발명은 주파수 합성기에 관한 것으로, 특히, 하나이상의 동기 루프를 조합한 직접 디지털 합성기를 이용한 주파수 합성기의 신규하고 향상된 장치 및 방법에 관한 것이다.
본 발명의 형태, 목적 및 이점은 첨부된 도면을 참조하여 이하에 따른 상세한 설명으로부터 명백해진다.
도 1 은 종래 직접 디지털 합성기 (DDS) 구동 위상 동기 루프 (PLL) 주파수 합성기를 표시한 도면.
도 2 는 클린업 PLL 을 갖는 DDS 구동 (PLL) 주파수 합성기에 대한 본 발명의 하나의 실시예를 표시한 도면.
도 3 은 본 발명의 DDS 구동 PLL 의 제 1 의 선택적인 실시예를 표시한 도면.
도 4 는 본 발명의 DDS 구동 PLL 의 제 2 의 선택적인 실시예를 표시한 도면.
본 발명의 바람직한 실시예는 종래 주파수 합성기에 많은 이점을 부여한 것이다. 도 1 은 종래 직접 디지털 합성기 (DDS) 구동 위상 동기 루프 (PLL) 주파수 합성기 (100) 의 블록도를 도시한 도면이다. 전형적으로 합성기 (100) 는 희망하여 합성된 출력 주파수 (124) 를 제공하기 위해 조합에 이용된 주파수 합성기 (101) 및 위상 동기 루프 회로 (PLL) 로 이루어진다.
통상적으로, 주파수 합성기 (101) 는 DDS (102), 디지털 아날로그 변환기 (DAC), 필터 (110) 및 옵셔널 주파수 분주기 (112) 로 이루어진다. 도 1 에 표시한 실시예에서, DDS (102) 는 위상 축적기 (104) 및 사인 룩업 테이블 (106) 으로 이루어진다. DAC (108) 는 DDS (102) 의 외부에 있지만 선택적인 설계는 DDS 장치 내에 DAC 를 포함시킬 수도 있다.
동작에서, 도 1 의 DDS (102) 는 위상 축적기 (104) 내에 축적하기 위해 위상 증분을 결정하는 미세한 주파수 제어 신호 (113) 을 수신한다. 축적된 위상값은 사인 룩업 테이블 (106) 에 출력하고, 부여된 DDS 클록 속도로 롬에 사인값이 저장된다. 또한, 사인 룩업 테이블 (106) 은 출력 신호를 외부 디지털 아날로그 변환기 (DAC) 에 제공한다. 사인 룩업 테이블 (106) 에 의해서 생성된 출력 신호는 주기적인 파형의 디지털 표시이다. DAC (108) 는 주기적인 파형의 디지털 표시를 주기적인 파형의 아날로그 증폭값 표시인 출력 기준 신호로 변환한다. 최종적으로, 미세한 주파수 제어 신호 (113) 는 DDS (102) 에 의해서 생성된 기준 주파수 신호를 선택한다.
PLL (114) 은 위상 검출기 (116), 루프 필터 (118), 전압 제어 발진기 (VCO)(120) 및 루프 분주기 (122) 로 이루어진다. 위상 검출기 (116) 의 출력은 루프 필터 (118) 의 입력에 결합되고, 전형적으로 연산 증폭 필터로서 구성된다. 루프 필터 (118) 의 출력은 VCO (120) 의 제어 입력에 결합된다. VCO (120) 의 출력은 위상 동기 루프 출력 신호로서 제공되고 또한 루프 분주기 (122) 의 입력으로 피드백 한다. 루프 분주기 (122) 의 출력은 위상 검출기 (116) 의 다른 입력에 결합된다.
위상 검출기 (116) 는 분주된 루푸 출력 신호와 DDS 회로에 부여된 기준신호와 비교하기 위한 비교 수단으로서 제공한다. 위상 검출기 (116) 는 DDS 회로로부터 기준 신호 주파수와 전압 레벨이 비교된 신호의 주파수차에 비례하는 주파수 동조 제어 신호를 발생시키는 분주 루프 출력 신호와의 차에 응답한다.
루프 필터 (118) 는 동조 제어 신호 필터로서 제공한다. 루프 필터 (118) 는 주파수 동조 제어 신호를 수신하고 필터하며 VCO 제어 신호를 제공한다. VCO 제어 신호는 VCO (120) 의 전압 제어 입력에 제공된다.
VCO (120) 는 VCO 제어 신호에 응답하여 루프 출력 신호를 생성하기 위한 주파수 생성 수단으로서 제공한다. 특히, VCO (120) 는 입력 VCO 제어 신호의 전압 레벨 변화에 응답하여 루프 출력 신호 주파수를 선택한다. VCO (120) 는 부가적인 스펙트럼 순도 요구로서 전압 제어 수정 발진기 (VCXO) 와 같은 양질의 전압 제어 발진기 (VCO) 가 될 수도 있다. VCO 제어 신호는 VCO (120) 의 전압 제어 입력에 제공된다.
루프 분주기 (122) 는 루프 출력 신호를 수신하도록 VCO (120) 의 출력에 결합된다. 루프 분주기 (122) 는 루프 출력 신호를 수신하는 루프 분주 수단으로서 제공하고 N 으로 분주된 루프 출력 신호에 주파수 대응하는 분주 루프 신호를 생성한다. 루프 신호는 위상 검출기 (116) 의 다른 출력에 제공되고 입력 값 또는 근방의 값에서 주파수를 갖는다. 위상 검출기로 피드백하기 위해서 루프 출력 신호 주파수가 분주되는 정수 제수값을 설정하기 위해서 루프 분주기 (122) 는 거친 주파수 제어 신호 (126) 에 응답한다. 루푸 분주기 (122) 의 루프 제수값 (N) 의 변화는 위상 검출기 (116) 에 의해서 감지된 주파수차에서 차분을 효과적으로 증가시키고 최종 출력 주파수 (124) 에서의 주파수 변화를 발생시킨다. PLL (114) 내의 VCO (120) 로부터 결과적인 출력 신호 (124) 는 루프 분주 값 (N) 에 비례하는 주파수에 접근된 스펙트럼으로 순수한 기준 신호이다.
도 1 에 도시한 바와 같이, 단일 PLL (114) 을 이용한 종래 합성기 설계는 희망하는 출력 신호 (124) 를 생성하도록 스펙트럼의 순도와 설정 시간을 밸런스시켜야 한다. PLL 이 주파수 변환하는 시간과 신호의 스펙트럼의 순도에 대한 양 설정신간은 PLL (114) 루프 대역폭의 값에 의존한다. 예를들면, 비례하여 더 작아진 시간 간격 동안, PLL (114) 의 루프 대역폭의 증가는 PLL 및 결과적으로는 전체로서 합성기가 새로운 주파수로 설정하는 것을 가능하게 한다. PLL 에서의 설정 시간은 루프 대역폭에 역비례한다. 따라서, 비례하여 더 커진 루프 대역폭은 결과적으로 비례하여 설정 시간이 더 빨라진다.
그러나, 높은 스펙트럼의 순도를 갖는 합성기 (100) 로부터 출력 신호 (124) 를 획득하는 것은 상대적으로 더 작은 루프 대역폭을 갖는 PLL 을 요구한다. 전형적으로, DDS (102) 는 생성된 기준 주파수에 근접한 주파수 스퍼를 생성한다. 다음으로, 이들 스퍼는 PLL (114) 의 루프 분주기의 크기에 비례하여 높아지고 PLL 루프 대역폭의 관련 크기에 근거하여 필터된다. 더 협소해진 루프 대역폭은 기준 주파수에 대해 PLL (114) 의 저역 통과 필터링 특성에 근거하여 스퍼를 감소시킨다. 그러나, PLL (114) 루프 대역폭이 DDS (102) 에 의해서 생성된 근접한 스퍼를 제거하기 위해 감소된다면, 주파수 설정 시간은 증가한다. 비록 넓은 루프 대역폭을 갖는 PLL 이 VCO (120) 와 같은 잡음 VCO 를 제거하더라도 DDS (102) 에 의해서 생성된 잡음을 제거하기 위해서는 루프 대역폭이 좁아져야한다.
도 2 에 도시한 바와 같이, 바람직한 실시예는 이들 두 개의 분리된 PLL 을 이용함으로서 스펙트럼의 순도 및 설정 시간인 이들 두개의 상충하는 변수가 요구된다. 제 1 또는 클린업 PLL (214) 은 주파수 합성기 (202) 에 의해서 발생된 입력하는 변화 기준 신호를 클린업 또는 필터하도록 설계된다. 클린업 PLL (214) 은 협소한 루프 대역폭 및 작을 루프 분주 값을 가지도록 설계된다. 상술한 바와 같이, 협대역폭을 가지도록 설계된 PLL 은 주파수 합성기 (202) 내에 위치된 DDS (204) 에 의해서 발생된 근접한 스퍼를 감소시킴으로서 높은 스펙트럼의 순도를 갖는 신호를 생성한다. 그후, 큰 루프 제수 및 큰 루프 대역폭을 갖는 1 차 PLL (220) 과 같은 제 2 PLL 은 고속 설정 시간 간격으로 기준 주파수를 설정하는데 이용된다. 종래와 다른 이 설계는 스펙트럼의 순도 또는 바이스 버사 (vice-versa) 의 비용때문에 설정 시간을 희생시키도록 요구하지 않는다. 바람직한 실시예에서, 설정 시간 및 스펙트럼의 순도는 합성기 설계자에 의해서 독립적으로 지정될 수 있는 실질상 분리된 파라메터이다.
도 2 는 DDS 구동 PLL 주파수 합성기 (200) 의 예시적인 실시예이다. 합성기 (200) 는 디지털 주파수 합성기 (202), 제 1 또는 클린업 PLL (214) 및 제 2 또는 1 차 PLL (200) 로 이루어진다. 종래 기술에 공지된 추가 필터는 특정 설계에 의해서 요구되어 추가될 수 있다.
디지털 주파수 합성기 (202) 는 직접 디지털 합성기 (DDS), 디지털 아날로그 변환기 (DAC) (206), 필터 (208) 및 옵셔널 구동기 (210) 로 이루어진다. 디지털 합성기 (202) 는 상이한 각 주파수에서 다수의 기준 주파수 신호중 선택된 하나를 발생하기 위한 가변하는 기준 소오스 수단이다.
DDS (204) 는 주기적인 파형의 디지털 표시를 지시하는 출력 신호를 제공한다. DDS (204) 의 소자와 구동은 도 1 의 DDS (102) 와 유사하다. DDS (204) 는 출력 기준 신호의 주파수를 선택하는 것이 가능한 미세한 주파수 제어 신호 (212) 에 응답한다. 더욱이, DDS (204) 는 내부 디지털 하드웨어가 구동되는 직접 디지털 합성기 (DDS) 클록에 응답한다. 직접 디지털 합성기는 종래에 공지되어 있다.
DDS (204) 에 결합된 DAC (206) 는 DDS (204) 에 의해서 주기적인 파형 출력의 디지털 표시를 파형의 아날로그 표시로 변환한다. 실질적으로 DAC (206) 에 의해서 형성된 디지털 아날로그 변환은 DDS (204) 의 출력 신호상에 나타나는 양자화 에러를 감소시킨다.
통상적으로, DAC (206) 에 결합된 필터 (208) 는 DAC (206) 출력 신호상에 나타난 광대역 잡음을 감소시킨다. 통상적으로, 필터 (208) 에 의해서 제거된 잡음은 제 1 PLL (214) 또는 제 2 PLL (200) 의 대역폭의 외부에 있다. 선택적으로, 필터 (208) 로부터의 출력은 제수(除數)값 (M) 을 갖는 기준 주파수 분주기 (210) 에 제공된다. 옵셔널 주파수 분주기 (210) 에 의해서 처리되는 경우, 결과적인 주기적 출력 주파수 및 신호를 둘러싸는 잡음은 소정의 정수값 (M) 에 비례하여 낮추어진다.
합성기 (202), 및 필터 (208) 또는 옵셔널 주파수 분주기 (210) 중 임의의 하나에 의해서 출력 기준 신호는 클린업 PLL (214) 의 입력에 제공된다. 도 1 의 PLL 과는 다르게, 클린업 PLL (214) 의 1 차 기능은 주파수 합성기 (202) 에 의해서 생성된 위상 연속 입력 주파수의 범위를 트랙할 수 있는 저역 통과 필터로서 제공한다. 위상 연속 가변 주파수 입력 신호가 부여되어, 클린업 PLL (214) 은 주파수 및 위상 클록을 유지하는 동안 스펙트럼적으로 순수한 출력 주파수를 제공한다. 예시적인 실시예에서, 실질적으로, 적은 주파수 증분이 클린업 (214) 에 의해서 실행된다.
PLL (214) 의 소자 및 구동은 2 가지 예외, 즉, PLL 루프 분주값 및 PLL 루프 대역폭을 가지며 도 1 의 PLL (114) 에 유사하다. 주파수 증분 기능이 1 차 PLL (220) 에 의해서 초기에 실행되기 때문에, 도 1 의 PLL (114) 내의 값 (N) 에 의해서 지시되는 클린업 PLL (214) 의 루프 분주값은 실질적으로 유이티 (unity) 근처의 적은 값으로 설정된다. 클린업 PLL (214) 루프 분주값은 제 1 주파수 제어 신호 (216) 에 응답하여 설정된다. 예시적인 실시예에서, 클린업 PLL (214) 로부터의 출력은 입력 주파수 근방의 주파수에서 스펙트럼적으로 순수한 기준 신호를 생성한다.
클린업 PLL (214) 은 적거나 또는 협소한 루프 대역폭을 갖도록 설계된다. 루프 대역폭의 크기는 주파수 신호 합성기 (202), 특히 DDS (204) 에 의해서 발생된 케리어 주파수 주변의 접근하는 모든 잡음을 필터하여 제거하도록 충분히 작은 것이 선택된다. 비교에서, 클린업 PLL 은 도 1 의 합성기 (100) 내에 있는 PLL (114) 과 같은 종래 합성기의 PLL 보다 충분히 작은 루프 대역폭을 갖는다. 대역폭의 차는 클린업 PLL 을 이용하는 합성기에 대해 유용한 증가된 스펙트럼의 순도를 고려한다. 통상적으로, 도 1 의 PLL (114) 과 같은 종래 합성기에서 이용되는 단일 PLL 은 설정 시간이 임의의 크기로 증가하기 때문에 임의로 작아진 루프 대역폭을 갖지는 않는다.
클린업 PLL (214) 의 출력 신호는 1 차 PLL (220) 에 입력되기 전에 추가 필터 (218) 를 통해 결합될 수도 있다. 필터 (218) 는 PLL (214) 에 의해서 강화된 기준 신호 추력의 스펙트럼의 순도를 더욱 증가시키기 위한 수단으로서 제공한다. 예시적인 필터 (218) 는 종래게 잘알려진 저역통과 필터 (LPF) 또는 대역통과 필터 (BPF) 중 어느 하나가 될 수도 있다.
필터 (218) 의 출력은 2 차 또는 1 차 PLL (220) 에 결합된다. 통상적으로, PLL (220) 은 입력 기준 신호 주파수의 정수배인 주기적인 주파수를 갖는 루프 출력 신호를 생성하기 위해 주파수 동조 수단으로서 이용된다. 이 특정한 실시예에서, 1 차 PLL (220) 은 DDS (202) 에 의해서 생성된 주파수 및 클린업 PLL (214) 에 의해서 제공된 근접한 스펙트럼의 수도를 갖는 신호를 높이거나 증가시킨다.
PLL (220) 의 소자는 2 가지 예외를 갖는 클린업 PLL (214) 의 수자와 유사하다. 1 차 PLL (220) 은 클린업 PLL (216) 보다 매우 큰 루프 제수 및 매우 큰 루프 대역폭을 갖는다.
1 차 PLL (220) 의 루프 분주값의 범위는 클린업 PLL (214) 내에 루프 분주값의 범위와 상이하다. 클린업 PLL (214) 에서, 루프 분주값은 협소한 루프 대역폭을 생성하고 높은 스펙트럼의 순도를 갖는 출력 신호를 생성하기 위해 유니티 근방으로 설정된다. 클린업 PLL (214) 는 초기에 필터 수단으로서 이용되지만 주파수 증가 수단으로서 이용되지는 않는다. 그러나, 1 차 PLL (220) 은 더욱 희망하는 출력 주파수로 입력 주파수를 설정하기 위해서 유니티보다 매우큰 루프 분주값을 요구한다. 바람직한 실시예에서의 1 차 PLL 은 초기에 주파수 증가 수단으로서 이용되지만, 필터 수단으로서 이용되지는 않는다.
바람직한 실시예에서, 더 높은 주파수 증가는 더큰 1 차 PLL 루프 분주값을 설정함으로서 성취될 수도 있다. 통상적으로, PLL 은 루프 분주값에 비례하여 잡음을 증가시킬 뿐만아니라 주파수가 향상된다. 이 팩터는 시스템내의 잡음양이 과도한 레벨이될 수도 있기 때문에, 종래 합성기내의 단일 주파수 증가 (즉, 루프 분주값의 크기) 를 제한한다. 그러나, 바람직한 실시예에서, 클린업 PLL 은 스펙트럼적으로 순수한 기준신호를 제공하기 때문에 큰 루프 제수는 잡음을 크게 증가시키지 않는다.
충분한 근접 잡음이 클린업 PLL (216) 에 의해서 감소되기 때문에 PLL (220)의 루프 대역폭은 임의로 커질 수도 있다. 1 차 PLL (222) 은 입력 신호의 스펙트럼의 순도를 증가시키기 위해 주파수 증가를 실행하며 클린업 PLL (214) 에 의지도록 설계된다. 통상적으로, 큰 루프 대역폭을 갖는 PLL 은 도 1 의 클린업 PLL (214) 또는 1 차 PLL (114) 과 같은 더 작은 루프 대역폭을 유사한 PLL 보다 매우 고속 설정 시간 (즉, PLL 이 새로운 주파수로 동기 하는데 걸리는 시간) 을 갖는다. 특히, 본 발명의 1 차 PLL 에 의해서 이용된 실질적으로 큰 루프 대역폭은 도 1 의 합성기 (100) 에 이용된 PLL (114) 와 같은 유사한 1 차 PLL 보다 충분히 고속 설정 시간을 제공한다. 결과적으로, 본 발명은 종래 주파수 합성기보다 전체적으로 더 고속 설정 시간을 갖는다.
구동에서, DDS 는 사인파 주파수보다 더 높은 속도로 위상값을 축적함으로서 부여도니 주파수의 디지털화된 주기적인 파형, 통상적으로 사인파를 생성한다. 축적된 위상은 룩업 테이블을 통해 주기적인 파형으로 변환된다. 주기적인 파형의 결과적인 디지털 표시는 디지털 아날로그 변환기를 이용하여 아날로그 형태로 변환된다.
본 발명의 바람직한 실시예의 의사 실행이 용이하게 분석된다. DDS 출력은 출력 파형의 위상 절단, DAC 출력의 비선형성 및 샘플링 처리에 기인하는 엘리어스에 의해서 전형적으로 발생된 의사 신호를 포함한다. DDS 내의 위상 잡음은 DDS 클록 신호의 위상 잡음 특성에 의해서 뿐만아니라 DDS 로 이루어지는 디지털 회로의 잡음 실행에 의해서 통제된다.
클린업 PLL (214) 은 DDS (202) 에 의해서 생성된 신호에서 근접한 주파수 스퍼를 필터하여 제거한다. 매우 협소한 루프 대역폭을 갖는 클린업 PLL (214) 을 설계함으로서, 스퍼의 전형적인 조화는 철저하게 감소되고 스펙트럼적으로 순수한 주파수 신호는 클린업 PLL (214) 에 의해서 생성된다. DDS 기준 신호로부터 스퍼를 감소시키는 PLL 루프 대역폭의 효과에 대한 부가적인 설명과 실시예는 상기에서 참조된 미국 특허 제 4,965,533 호에서 알수 있다.
DDS (202) 에 의해서 발생된 기준 주파수 신호는 등식 (1) 에 표시한 △fpo 를 초과하지 않는다면 클린업 PLL 은 동조에 남게되고 적은 설정 시간을 요구한다. 주파수 및 위상 클록이 유지되는 경우 클린업 PLL (214) 설정 시간은 위상 획득을 위한 시간 지연만으로 이루어진다. 동기에 남아있는 클린업 PLL (214) 을 추가하는 것은 합성기의 전체적인 설정 시간에 기여하지 않고, 알수있는 바와 같이, 설정 시간 등식에 탄력성있는 추가 정도를 추가한다. 도 1 의 이상 검출기 (116) 와 같은 디지털 위상 또는 주파수 검출기중 어느하나로 이루어진 주파수 PLL 의 최대 변화를 설명한 이하 관계는 주파수 동기의 풀링 아웃 (pulling out) 이전에 수용될 수 있다.
△fpo ≒ 1.8(2π)(δ+1)fn에서
△fpo는 철회 주파수이고
δ는 루프 댐핑 팩터이고
fn은 PLL 의 본래 주파수이다.
기준 주파수가 △fpo보다 매운 큰 경우에도, 합성기 (200) 에 대한 전체적이 설정 시간은 1 차 PLL (220) 과 결합하여 클린업 PLL (214) 을 이용하여 향상된다. 클린업 PLL (214) 은 작은 루프 분주값이고 따라서 PLL (214) 출력 수파수 범위는 DDS (204) 의 출력 대역폭과 거의 동일하다. 게다가, 클린업 PLL (214) 은 매우 적은 루프 대역폭을 갖는다. 통상적으로, 적은 루프 대역폭은 긴 주파수 설정시간에 대응한다. 그러나, 클린업 PLL (214) 에서, 주파수 변화는 제한되기 때문에, 존재한다면, 설정하기 위한 대응 시간은 작다. 따라서, 클린업 PLL (214) 가 동기를 파손하고 신호를 제요구하더라도 위산 및 주파수 획득에기인된 시간지연은 적어진다.
비교한다면, 도 1 에 도시한 합성기 (100) 가 동기를 파손하여 DDS (102) 에 의해서 생성된 기준 신호를 재 요구하는 경우 저체적인 주파수 시간 지연은 충분히 커지게된다. 도 2 의 PLL (214) 과 동일한 협소한 루프 대역폭이 부여되기 때문에, 도 1 의 PLL (114) 은 더 넓은 주파수 범위의 순서를 생성하기 위해 매우큰 루프 제수를 이용한다. PLL (114) 이 주파수를 변환시키는 경우, 설정 시간은 설계자가 스펙트럼의 순도를 희생시키지 않는다면 루푸 대역폭를 증가시킴으로서 향상될 수 없다. 따라서, 주파수 변환을 매우 크게하기 위해 PLL 에 대한 설정 시간은 루 대역폭이 일정하게 남아있는 경우 주파수 변환을 작게하기 위해 PLL 에 대한 설정 시간보다 더 길어진다.
도 2 으 합성기 (200) 내에 예시된 바람직한 실시예는 루프 대역폭을 필요한 만큼 증가시킴으로서 1 차 PLL (220) 의 설정 시간을 감소시킨다. 1 차 PLL (220) 이 동기를 파손하는 경우, 큰 루프 대역폭은 설정 시간을 현저하게 향상시키고 클린업 PLL (214) 의 추가로 임의의 복잡도 또는 비용이 부가된다. 클린업 PLL (214) 가 동기를 파손하는 경우에도 1 차 PLL (220) 에서 성취된 증가된 설정 시간은 임의의 설정 시간 손실에 대해 더욱 보상한다.
높은 스펙트럼의 순도를 갖는 신호를 생성하기 위한 클린업 PLL (214) 을 이용하는 것은 설정 시간 등식에 자유도를 추가한다. 입력하는 기준 신호상의 스퍼는 클린업 PLL 에 의해서 크게 감소되기 때문에, 1 차 PLL (220) 은 종래 1 차 PLL 장치와 비교하여 상대적으로 큰 루프 대역폭을 갖는다. 1 차 PLL (220) 의 큰 루프 제수와 조합하여 이용된 큰 루프 대역폭은 주파수 합성기 (200) 가 큰 주파수 범위에 대해 고속 신호 동기가 되도록하는 것을 가능하게 한다. 이전에는 불가능했지만, 설정 시간 등식에서의 탄력성있는 추가 정도는 향상된 합성기 설계를 위한 수단을 제공한다.
실질적으로, 종래 DDS 구동 PLL 합성기 설계는 높은 스펙트럼의 순도와 교환으로 설정 시간을 보상한다. 따라서, 종래 합성기의 설정 시간과 바람직한 실시예의 설정 시간을 단순히 비교하더라도 전체적인 이득은 명백하다. 예를들면, 도 1 의 종래 DDS 구동 PLL 합성기 (100) 을 고려하면, DDS 부는 1 MHz 의 기준 주파수를 생성하고, 1 차 PLL (114) 루프 제수는 100 이고 △fpo = 25 kHz 이다. 이 합성기에 대해 초기에 1 차 PLL 에 귀착하는 전형적인 설정 시간은 25 MHz 점프하는 동안 거의 5 msec 가 된다.
바람직한 실시예에서, 도 2 의 클린업 PLL (214) 은 적어도 도 1 의 1 차 PLL (114) 와 동일하게 협소한 협소 루프 대역폭을 갖는다. 게다가 도 2 의 1차 PLL (220) 은 도 1 의 1 차 PLL (114) 보다 충분히 큰 루프 대역폭을 갖는다. DDS 구동 PLL 주파수 합성기 (200) 의 경우를 고려하면, DDS 부는 1MHz 의 기준 주파수를 생성하고, 클린업 PLL 루프 제수는 유니티이고, 1 차 PLL 루프 제수는 1000 이며 양 PLL 에 대해 fpo = 25 kHz 이다. 이경우에, 합성기에 대한 설정 시간은 25 MHz 점프하는 동안 약 2 msec 이다. 바람직한 실시예의 1 차 PLL (220) 의 더 커진 루프 대역폭은 더 작은 루프 대역폭을 갖는 1 차 PLL 을 구비하는 종래 합성기에 대한 주파수 설정 시간을 충분히 향상시킨다. 상술한바와 마찬가지로, 주파수 단계 크기가 클린업 PLL 은 △fpo을 초과하고 클리업 PLL 은 동기를 파손시킨다.
추가 클린업 PLL 을 갖는 DDS 구동 PLL 주파수 합성기는 설정 시간 등식에서 탄력성을 갖는 추가 정도를 이용하는 여러 방법을 구성할 수 있다. 실시예의 제 1 의 예시적인 구성에서, 1 차 PLL 의 루프 제수는 제 2 주파수 제어 신호 (222) 에 응답하여 소정의 값으로 설정한다. 도 2 에 도시한 바와 같이, 클린업 (214) 은 제 1 주파수 제어 (216) 에 의해서 설정되고 값이 1 인 루프 분주값 및 실질적으로 작은 루프 대역폭을 갖는다. 선택적으로, 클린업 PLL 은 루프 분주기 및 그의 위상 검출기의 입력에 직접 후면 결합된 VCO 의 출력을 포함할 필요는 없다. 클린업 PLL (214) 에 결합된 도 2 의 1 차 PLL (220) 은 제 2 주파수 제어 (222) 에 의해서 설정되고 제수가 1000 으로 고정된 큰 루프 제수 및 클린업 PLL (214) 보다 더 큰 루프 대역폭을 갖는다. 미세한 주파수 제어 (212) 에 응답하며 DDS (202) 에 의해서 제공된 1 MHz 의 기준 주파수는 기준 주파수 주변인 25 kHz 보다 높거나 또는 낮게 조절될 수 있다. 이러한 경우에, 결과적인 합성기는 PLL (214) 및 유니티 루프 제수의 협소한 루프 대역폭에 기이하는 높은 스펙트럼의 순도뿐만아니라 1 차 PLL (224) 의 큰 루프 대역폭에 기인하는 주파수 스위칭 시간을 갖는다. 그러나, 1 차 PLL 루프 제수에 의해서 입력 기준 주파수를 증가시킴으로서 획득된 주파수 출력 범위는 50 kHz 로 고정된다.
발명의 제 2 구성은 1 차 PLL (220) 의 루프 제수값을 고정시키기 보다는 변화시킴으로서 주파수 범위를 향상시킨다. 이전에서와 같이, 클린업 PLL (214) 은 값이 거의 1 인 루프 분주 값 및 상대적으로 작은 루프 대역폭을 갖는다. 또한, 대응하는 1 차 PLL (224) 은 큰 루프 대역폭을 가지지만 가변 루프 제수를 포함한다. 예를들면, 주파수 제어 (222) 는 100 내지 200 의 1 차 PLL 루프 제수에 이용될 수 있다. DDS (202) 에 의해서 제공된 5 MHz 의 기준 주파수는 기준 주파수 주변인 25 kHz 보다 높거나 또는 낮게 조절되도록 이용된다. 상술한 바와 같이, 결과적인 합성기는 협소한 루프 대역폭 및 PLL (214) 의 유니티 루프 제수에 기인하는 높은 스펙트럼의 순도뿐만 아니라 1 차 PLL (224) 의 큰 루프 대역폭에 기인하는 고속 주파수 스위칭 시간을 갖는다. 그러나, 이 실시예는 1 차 루프 젯를 다이나믹하게 설정함으로서 지시되는 주파수의 넓은 범위에 대해 기능을 한다. 출력 주파수 범위는 500 MHz 내지 1 GHz 이고, 거의 2 msec 의 평균 설정 시간을 갖는다.
또한, 가변 루프 제수 구성은 미세한 주파수 분해능을 갖는 출력 신호를 가질수 도 있다. 1 차 루프 제수는 사이에서 선택된 모든 주파수 DDS 주파수 제어가 이용되는 동안 거친 주파수 제어로서 이용된다. 일반적으로, 출력 주파수의 분해능은 전류 루프 제수값은 곱한 DDS 주파수 분해능에 비례한다. 32 비트 축적기를 갖는 전형적인 DDS 는 1 차 PLL 루프 제수가 200 인 경우 0.93 Hz 를 갖는 출력 주파수를 생성한다. 더 낮은 루프 제구값은 더욱 미세한 주파수 분해능 조정을 가능하게 한다. PLL 루프 제수가 100 으로 설정되는 경우, 주파수 분해능은 0.465 Hz 로 증가한다.
도 3 은 여러 소자에 대한 필요성을 제거하기 위해 클린업 PLL (318) 이용하는 본 발명의 선택적인 실시예를 블록도 형태로 도시한 도면이다. 도 3 에서, 합성기 (302) 는 주파수 합성기 (302), 클린업 PLL (318), 및 1 차 PLL (324) 를 포함한다.
이 실시예에서, 합성기 (302) 는 DDS (304), 필터 (314) 및 옵셔널 분주기 (316) 로 이루어진다. 클린업 PLL 이 이용되는 경우, DDS (304) 는 위상 축적기 (306) 만이 동작되기를 요구할 수도 있다. 도 1 의 사인 룩업 테이블 (106) 과 같은 사인 룩업 테이블, 및 도 1 의 DAC (108) 와 같은 디지털 아날로그 변환기 (DAC) 는 이런 실행에 필요치 않다. 위상 축적기 (306) 는 DDS 클록 속도로 축적기에 대한 위상 증가를 결정하는 디지털 미세 주파수 제어 신호를 수신한다. 최상위 비트 (MSB) 또는 오버플로우 비트 (310) 는 필터 (314) 를 통해 통과하고 이전에는 옵셔널 분주기 수단 (316) 은 클린업 PLL (318) 에 제공된다.
MSB (310) 는 필터 (314) 또는 옵셔널 분주기 (316) 중 어느하나를 통해 도면의 클린업 PLL (214) 과 유사한 소자 및 클린업 PLL (214) 으로서의 동작을 갖는 클린업 PLL (318) 에 결합된다. MSB (310) 에 의해서 생성된 입력 신호는 합성된 주기적인 신호의 증폭은 실제상의 사인파에서의 가능한 왜곡에도 불구하고 변경된 변형을 갖는 경우를 지시한다. PLL (318) 내의 위상 검출기는 MSB (310) 내에서의 변화에 응답한다. 효과적으로, 클린업 PLL (318) 은 MSB (310) 에 의해서 발생된 입력 신호를 수신하고 구형파 또는 절단된 사인파를 감지한다. 현존할 수도 있는 위상 에러는 클린업 PLL (318) 의 협소한 대역폭에 의해서 본래대로 보정된다.
클린업 PLL (318) 로부터의 출력은 1차 PLL (324) 에 결합되고 그 사이에 위치된 필터 (322) 를 가질 수도 있다. 1 차 PLL (324) 는 입력 기준 신호의 주파수의 정수배인 주기적인 주파수를 갖는 루프 출력 신호를 생성하기 위한 주파수 동조 수단으로서 이용된다. 1 차 PLL (324) 의 소자 및 구동은 도 2 에 표시된 1 차 PLL (214) 의 수자 및 구동과 유사하다.
클린업 PLL (318) 은 MSB (310) 만을 이용한 사인파 신호가 되어 나타나는 것을 생성한다. 클린업 PLL (318) 에 의해서 생성된 사이파는 1 차 PLL (324) 에서 위상 검출을 구동하기에 충분하다. 따라서, 이 실시예는 도 1 의 사인 룩업 테이블 (106) 과 같은 사인 룩업 테이블, 및 도 1 의 디지털 아날로그 변환기 (108) 과 같은 디지털 아날로그 변환기에 대한 필요성을 제거한다. 클린업 PLL (318) 과 조합한 MSB (306) 에 의해서 생성된 기준 신호를 이용하는 것은 비용 및 복잡도를 낮추는 이익을 갖는다.
도 4 는 스위칭 장치와 조합하여 이용되는 클린업 PLL 을 구비한 DDS 구동 PLL 주파수 합성기는 주파수를 스위칭할 때 전체적인 설정 시간을 더욱 향상시키는데 이용될 수 있는 다른 선택적인 실시예를 블록도 형태로 도시한 도면이다.
도 4 에서, 주파수 합성기 (400) 는 DDS (402), 디지털 아날로그 변환기 (DAC) (404), 필터 수단 (406), 파워 스플리터 (408), 클린업 PLL 필터 (410), 스위치 (SW1) (414), 스위치 (SW2)(412), 스위칭 제어 수단 (416), 합산기 (418) 및 1 타 PLL (420) 을 포함한다.
직접 디지털 합성기 (DDS)(402) 는 다수의 기준 주파수 신호중 선택된 하나를 발생하기 위한 가변 기준 소오스 수단으로서 제공한다. DDS (402) 의 구동 및 소자는 도 2 에 표시된 DDS (204) 에 유사하다. DDS (402) 의 출력은 DAC (404) 에 결합되고 그 구동은 도 2 의 DAC (206) 와 유사하다.
DDS (402) 에 의해서 생성된 신호의 스펙트럼의 순도는 필터 (406) 이용이 선택적으로 증가될 수도 있다. DAC (404) 로 부터의 출력은 클린업 PLL (410) 이 이용되지 않는 경우 광대역 잡음을 감소시키고 신호 품질을 향상시키도록 필터에 결합된다.
DAC (404) 또는 옵셔널 필터 (406) 의 출력은 신호를 두개의 분리된 가지로 분배하는 파워 스플리터 (408) 의 입력에 결합된다. 스플리터 수단 (408) 으로부터 제 1 가지의 출력은 클린업 PLL (410) 에 결합된다. 클린업 PLL (410) 의 구동 및 소자는 도 2 에서와 마찬가지로 클린업 PLL (214) 과 유사하다. 스위치 (414) 는 스위칭 제어 수단 (416) 에 응답하고 클린업 PLL (410) 으로부터의 출력을 수신한다. 스위치 (414) 로부터의 결과 출력은 합산기 (418) 의 하나의 입력에 결합된다.
스플리터 수단으로부터의 제 2 가지 출력은 스위치 (412) 에 결합된다. 스위치 (SW2)(412) 로부터 출력은 합산기 (418) 의 제 2 입력에 결합된다. 합산기 (418) 로부터 출력은 1 차 PLL (420) 에 제공된다.
이 실시예는 주파수를 스위칭하는 경우 본 발명의 설정 시간을 더욱 감소시기 위한 스위칭 기술을 설명한다. 주파수를 스위칭하는 것에 우선하여, 스위칭 제어 수단 (416) 은 스위치 (412) 를 단락하고 스위치 (414) 를 개방한다. 주파수가 변화된 후에, 스위칭 제어 수단 (416) 은 새로운 주파수로 동기시키기 위해 클린업 PLL (410) 에 필요한 소정의 시간을 지연시킨다. 한번 클린업 PLL (410) 이 새로운 주파수로 설정되면, 스위칭 제어 수단은 스위치 (414) 를 단락시키고 그후 스위치 (412) 를 개방시킨다. 바람직하게는, 스위칭 잡음 및 신호 불연속성을 최소화화기 위해 SW1 (414) 와 SW2 (412) 사이에 메이크 비포 브레이크 기술 (a make before break technique) 이 이용된다.
우선, 이 스위칭 기술은 PLL (410) 을 바이패스함으로서 클린업 PLL 에 의해서 유도될 수도 있다. 이 실시예에서, 전체적인 주파수 스위칭 시간은 1 차 PLL (420) 의 설정 시간만으로 제한될 수 있다. 스위치 (414) 는 개방된 상태로 스위치 (412) 는 단락된 상태로 있는 동안, 의사 신호는 합산기 (418) 로부터 출력되고 1 차 PLL (420) 로 출력한다. 통상적으로, 전송된 의사 신호는 1 차 PLL (420) 의 루프 대역폭으로 제한되고, 최소한으로 지속된다.
상술한 바람직한 실시예는 당해 기술분야에서 숙련된 임의의 기술자가 본 발명을 제조 및 이용할 수 있도록 제공된다. 이들 실시예에 대한 다양한 변경은 당해 기술분야에서 숙련된 기술자에게 명백하고, 여기에서 규정된 일반적인 원리는 발명의 기능의 이용없이 다른 실시예에 적용될 수도 있다. 따라서, 본 발명은 여기에서 나타낸 실시예에 한정되는 것이 아니라 여기에 개시된 원리 및 신규 형태로 이루어진 넓은 범위의 범주에 따르는 것을 의도로 한다.

Claims (23)

  1. 가변 주파수 신호를 디지털 방식으로 생성하는 주파수 소오스,
    상기 주파수 소오스에 결합된 제 1 의 소정의 루프 대역폭을 갖는 제 1 위상 동기 루프 회로, 및
    상기 제 1 위상 동기 루프 회로에 결합된 상기 제 1 의 소정의 루프 대역폭보다 큰 제 2 의 소정의 루프 대역폭을 갖는 제 2 위상 동기 루프 회로로 이루어지는 것을 특징으로 하는 주파수 합성기.
  2. 제 1 항에 있어서, 상기 주파수 소오스는
    직접 디지털 합성기,
    상기 디지털 합성기에 결합된 디지털 아날로그 변환기, 및
    상기 디지털 아날로그 변환기에 결합된 필터로 이루어지는 것을 특징으로 하는 주파수 합성기.
  3. 제 2 항에 있어서, 상기 주파수 소오스는 상기 필터에 결합된 주파수 분주기를 더 구비하는 것을 특징으로 하는 주파수 합성기.
  4. 제 1 항에 있어서, 상기 제 1 과 제 2 위상 동기 루프 회로사이에 배치된 필터를 더 구비하는 것을 특징으로 하는 주파수 합성기.
  5. 제 2 항에 있어서, 상기 직접 디지털 합성기는
    디지털 축적기, 및
    상기 축적기에 결합된 증폭 값의 소정의 세트를 저장하는 메모리로 이루어지는 것을 특징으로 하는 주파수 합성기.
  6. 제 1 항에 있어서, 상기 제 1 위상 동기 루프 회로는
    상기 주파수 소오스에 결합된 위상 검출기,
    상기 위상 검출기에 결합된 루프 필터, 및
    상기 루프 필터, 상기 위상 검출기 및 상기 제 2 위상 동기 루프 회로에 결합된 전압 제어 발진기로 이루어지는 것을 특징으로 하는 주파수 합성기.
  7. 제 6 항에 있어서, 상기 제 1 위상 동기 루프 회로는 상기 전압 제어 발진기와 상기 위상 검출기 사이에 배치되는 주파수 분주기를 더 구비하는 것을 특징으로 하는 주파수 합성기.
  8. 제 1 항에 있어서, 상기 제 2 위상 동기 루프회로는
    상기 주파수 소오스에 결합된 위상 검출기,
    상기 위상 검출기에 결합된 루프 필터,
    상기 루프 필터 및 상기 제 2 위상 동기 루프 회로에 결합된 전압 제어 발진기, 및
    상기 전압 제어 발진기 및 상기 위상 검출기에 결합된 주파수 분주기로 이루어지는 것을 특징으로 하는 주파수 합성기.
  9. 제 1 항에 있어서, 상기 주파수 소오스는
    디지털 축적기, 및
    상기 축적기에 결합된 필터로 이루어지는 것을 특징으로 하는 주파수 합성기.
  10. 제 9 항에 있어서, 상기 제 1 과 제 2 위상 동기 루프 회로사이에 배치된 필터를 더 구비하는 것을 특징으로 하는 주파수 합성기.
  11. 제 2 항에 있어서, 상기 필터 와 상기 제 1 위상 동기 루프 회로사이에 배치된 파워 스플리터로서, 상기 파워 스플리터는 입력과 제 1 및 제 2 출력을 가지며, 상기 파워 스플리터 입력은 상기 필터의 출력에 결합되고 상기 파워 스플리터 제 1 출력은 상기 제 1 위상 동기 루프 회로에 결합되는 파워 스플리터,
    제 1 스위치 제어 신호에 응답하며, 상기 제 1 위상 동기 루프 회로와 상기 제 2 위상 동기 루프 회로사이에 배치된 제 1 스위치,
    상기 제 1 스위치와 상기 제 2 위상 동기 회로사이의 배치된 합산기로서, 상기 합산기는 제 1 및 제 2 입력과 출력을 가지며, 상기 합산기 제 1 입력은 상기 제 1 스위치에 결합되고 상기 합산기 출력은 상기 제 2 위상 동기 루프 회로에 결합되는 합산기, 및
    제 2 스위치 제어 신호에 응답하며, 상기 파워 스플리터 제 2 출력 및 합산기 제 2 입력에 결합된 제 2 스위치를 더 구비하는 것을 특징으로 하는 주파수 합성기.
  12. 제 11 항에 있어서, 상기 제 1 및 상기 제 2 스위치에 각각 결합된 제 1 및 제 2 출력을 갖는 스위칭 제어 회로를 더 구비하는 것을 특징으로 하는 주파수 합성기.
  13. 제 12 항에 있어서, 상기 스위칭 제어 회로는 상기 제 1 및 제 2 스위치에 제공된 스위치 제어 신호의 제 1 및 제 2 쌍을 생성하고, 상기 제 1 및 제 2 스위치는 상기 제 2 스위치를 단락시키고 상기 제 1 스위치를 개방시키는 스위치 제어 신호의 상기 제 1 쌍에 응답하고, 상기 제 1 스위치를 단락시키고 상기 제 2 스위치를 개방시키는 스위치 제어 신호의 상기 제 2 쌍에 응답하는 것을 특징으로 하는 주파수 합성기.
  14. 제 13 항에 있어서, 상기 제 1 및 제 2 스위치는 연속해서 상기 제 2 스위치를 단락시키고 그 후에 상기 제 1 스위치를 개방시킴으로서 스위치 제어 신호의 상기 제 1 쌍에 응답하는 것을 특징으로 하는 주파수 합성기.
  15. 제 13 항에 있어서, 상기 제 1 및 제 2 스위치는 연속해서 상기 제 1 스위치를 단락시키고 그 후에 상기 제 2 스위치를 개방시킴으로서 스위치 제어 신호의 상기 제 2 쌍에 응답하는 것을 특징으로 하는 주파수 합성기.
  16. 가변 주파수 신호를 디지털 방식으로 생성하는 단계,
    제 1 의 소정의 루프 대역폭을 갖는 제 1 위상 동기 루프 회로에서 상기 가변 주파수 신호를 필터링하는 단계, 및
    상기 제 1 의 소정의 루프 대역폭 보다 큰 제 2 의 소정의 루프 대역폭을 갖는 제 2 위상 동기 루프 회로에서 상기 가변 주파수 신호의 주파수를 멀티플라이시키는 단계로 이루어지는 것을 특징으로 하는 주파수 합성 방법.
  17. 제 16 항에 있어서, 상기 신호를 생성하는 단계는,
    오버 타임 주기 신호에 대한 디지털 증폭값을 생성하는 단계,
    상기 디지털 증폭값을 특정 주파수, 위상 및 증폭을 갖는 아날로그 신호로 변환시키는 단계, 및
    상기 아날로그 신호로부터 의사 신호를 필터링하는 단계를 더 구비하는 것을 특징으로 하는 주파수 합성 방법.
  18. 제 17 항에 있어서, 소정의 제수값에 의해서 상기 아날로그 신호의 주파수를 분주시키는 단계를 더 구비하는 것을 특징으로 하는 주파수 합성 방법.
  19. 제 16 항에 있어서, 필터링 단계는 대역 통과 및 저역 통과 형태중 어느하나의 필터로 상기 가변 주파수 신호를 필터링하는 단계를 더 구비하는 것을 특징으로 하는 주파수 합성 방법.
  20. 제 17 항에 있어서, 디지털 증폭값을 생성하는 단계는,
    상기 주기 신호의 위상 변화를 저장 소자에 축적하는 단계, 및
    상기 축적된 위상 변화의 값에 근거하여 증폭값의 소정의 세트로부터 순간 증폭값을 선택하는 단계를 더 구비하는 것을 특징으로 하는 주파수 합성 방법.
  21. 제 16 항에 있어서, 상기 필터링 단계는,
    상기 가변 주파수 신호와 피드백 신호사이의 위상차를 측정하는 단계,
    상기 측정된 위상차에 대응하는 에러 신호를 제공하는 단계,
    루프 필터를 이용하여 상기 에러 신호를 필터링하는 단계,
    필터된 에러 신호에 응답하여 아날로그 주기 신호를 생성하는 단계, 및
    유니티 근방의 제 1 소정의 제수값에 의해서 상기 아날로그 주기 신호 주파수를 분주함으로서 상기 피드백 신호를 생성하는 단계를 더 구비하는 것을 특징으로 하는 주파수 합성 방법.
  22. 제 16 항에 있어서, 멀티플라이 단계는,
    상기 가변 주파수 신호와 피드백 신호사이의 위상차를 측정하는 단계,
    측정된 상기 위상차에 대응하는 에러 신호를 제공하는 단계,
    루프 필터를 이용하여 상기 에러 신호를 필터링하는 단계,
    필터된 에러 신호에 응답하여 아날로그 주기 신호를 생성하는 단계, 및
    유니티 보다 큰 제 2 의 소정의 제수값에 의해서 상기 아날로그 주기 신호 주파수를 분주함으로서 상기 피드백 신호를 생성하는 단계를 더 구비하는 것을 특징으로 하는 주파수 합성 방법.
  23. 제 17 항에 있어서, 오버 타임 신호의 디지털 증폭값 생성 단계는,
    데이터 비트의 소정의 수를 이용하여 주기 신호의 위상 변화를 저장 소자에 값으로서 축적하는 단계, 및
    아날로그 신호의 증폭 변화를 지시함으로서 상기 저장 소자로부터의 최상위 비트를 선택하는 단계를 더 구비하는 것을 특징으로 하는 주파수 합성 방법.
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