CN103873052A - 数值控制振荡器以及数字锁相回路 - Google Patents

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Abstract

一种数值控制振荡器以及数字锁相回路，该数字锁相回路包括：一锁相回路，用以依据一参考频率产生一输出频率；以及一数值控制振荡器，耦接至该锁相回路，用以产生该参考频率。所述数值控制振荡器还包括：一相位累加器，用以依据一时脉信号及一频率控制字输出一锯齿波信号；以及一最高有效位侦测器，耦接至该相位累加器，用以侦测该相位累加器所输出的该锯齿波信号的最高有效位，借以产生具有一方波的该参考频率。本发明的数值控制振荡器的构造简单且易于实施，除了能降低电路成本之外亦有助于缩减电路尺寸。

Description

数值控制振荡器以及数字锁相回路
技术领域
本发明有关于锁相回路控制技术。
背景技术
锁相回路(phase lock loop，PLL)，又称为锁相环，是一种广泛应用于计算机及通信电路的控制系统，可用以追踪输入频率，并输出与输入频率相同相位的频率。
整数倍分频锁相回路(Integer-N PLL)是一种常见的锁相回路。图1即为整数倍分频锁相回路(Integer-N PLL)的结构示意图。一般而言，锁相回路100至少包括一压控振荡器(voltagecontrol oscillator，VCO)110以及一相位频率侦测器120，并耦接至一参考频率源130。锁相回路100的目的在依据该参考频率源130所提供的一参考频率fref同步产生一输出频率fout。压控振荡器110可对外提供该输出频率fout。而该输出频率fout会被反馈至相位频率侦测器(phase frequency detector)120。相位频率侦测器120可用以比较输入的参考频率fref以及反馈的输出频率fout，通过监控两者间的差值可达到锁定频率及相位的效果。为满足前述目的，锁相回路100一般还包括一充电泵(chargepump)140以及一低通滤波器(low pass filter)150。
在整数倍分频锁相回路100之中，通常会在参考频率源130与相位频率侦测器120之间配置一分频器(frequencydivider)160，并在压控振荡器110与相位频率侦测器120之间的反馈路径上配置另一分频器170。如图1所示，当前者为除R分频器而后者为除N分频器时，输出频率fout即为参考频率fref的N/R倍，使得锁相回路100将输出频率放大为输入频率的特定倍数。值得注意的是，当分频器160的R值越大时，锁相回路100的分辨率越小。然而，为了维持相同的频率变化，当R值提高时N值亦需提高，而N值提高会显著地增加整个系统中的相位噪声，因此需要配置更高等级的低通滤波器150因应。现有的锁相回路亦包括分数倍分频锁相回路(Fractional-N PLL)。虽然分数倍分频锁相回路有助于在不增加噪声的情况下有效改进频率分辨率，但其构造较复杂且成本较高。
有鉴于此，本发明提供一种频率控制精良、并且结构简单的新式锁相回路。
发明内容
本发明提供一种数字锁相回路。该数字锁相回路包括：一锁相回路，用以依据一参考频率产生一输出频率；以及一数值控制振荡器，耦接至该锁相回路，用以产生该参考频率。该数值控制振荡器还包括：一相位累加器，用以依据一时脉信号及一频率控制字输出一锯齿波信号；以及一最高有效位侦测器，耦接至该相位累加器，用以侦测该相位累加器所输出的该锯齿波信号的最高有效位，借以产生具有一方波的该参考频率。
本发明另提供一种数值控制振荡器。该数值控制振荡器包括：一相位累加器，用以依据一时脉信号及一频率控制字输出一锯齿波信号；以及一最高有效位(MSB)侦测器，耦接至该相位累加器，用以侦测该相位累加器所输出的该锯齿波信号的最高有效位，借以产生具有一方波的该参考频率。
本发明的数值控制振荡器的构造简单且易于实施，除了能降低电路成本之外亦有助于缩减电路尺寸。
附图说明
图1为整数倍分频锁相回路(Integer-N PLL)的结构示意图。
图2为依据本发明一实施例的数字锁相回路的结构示意图。
图3A为数值控制振荡器220的相位累加器224的输出信号波形图。
图3B为数值控制振荡器220的最高有效位侦测器226的输出信号波形图。
附图中符号的简单说明如下：
100：整数倍分频锁相回路；110：压控振荡器；120：相位频率侦测器；130：参考频率源；140：充电泵；150：低通滤波器；160：除R分频器；170：除N分频器；200：数字锁相回路；210：锁相回路；220：数值控制振荡器；212：相位频率侦测器；213：充电泵；214：低通滤波器；216：压控振荡器；218：除N分频器；222：时脉信号源；224：相位累加器；226：最高有效位侦测器。
具体实施方式
下文为介绍本发明的最佳实施例。各实施例用以说明本发明的原理，但非用以限制本发明。本发明的范围当以所附的权利要求为准。
图2是依据本发明一实施例的数字锁相回路的结构示意图。本发明的数字锁相回路200至少由两部分所组成：一锁相回路(Phase-locked loop，PLL)210以及一数值控制振荡器(Numerically controlled oscillator，NCO)220。下文将配合附图标记说明本发明的各个组件。
本发明的锁相回路210的目的在产生一输出频率fout，而该输出频率fout依据一参考频率fref同步产生。在此实施例中，锁相回路210包括一相位频率侦测器212、一充电泵213、一低通滤波器214、一压控振荡器216以及一除N分频器218。其中，压控振荡器216可对外提供该输出频率fout，而该输出频率fout会反馈至相位频率侦测器212。相位频率侦测器212可用以比较输入的参考频率fref以及反馈的输出频率fout，监控两者间的差值达到锁定频率及相位的效果。充电泵213可依据相位频率侦测器212的比较结果对压控振荡器216充电或放电；而低通滤波器214则可用以滤除相位频率侦测器212的输出信号中的高频成份。值得注意的是，本发明的锁相回路210可以由各种模拟组件、数字组件、或以上两类组件的组合所构成。此实施例仅为方便说明，锁相回路可具有各种型态及配置(举例而言，包含或不包含充电泵)，本发明不必以此实施例为限。
为了避免现有的缺点，本发明提供一种新式的数值控制振荡器220。本发明的数值控制振荡器220耦接至锁相回路210，目的在以最精简的电路结构产生锁相回路210所需要的参考频率fref。在图2的实施例中，数值控制振荡器220包括一时脉信号源222、一相位累加器(phase accumulator，PA)224以及耦接至该相位累加器224的一最高有效位侦测器226。图3A为数值控制振荡器220的相位累加器224的输出信号波形图；而图3B为数值控制振荡器220的最高有效位侦测器226的输出信号波形图。
请一并参照图2以及图3A。本发明的相位累加器224可依据时脉信号源222所提供的时脉信号CLK(频率为FCLK)及外部输入的一频率控制字(frequency control word)(数值为FCW)而产生一锯齿波信号。举例来说，P位的相位累加器224会依照CLK时序将频率控制字FCW逐次累加至相位累加器224中，并在数值达到2P-1后重新计数，如此一来，即可产生周期为FCLK×FCW/2P的锯齿波信号。
值得注意的是，在现有技术的数值控制振荡器中，相位累加器224所输出的锯齿波信号会被送至一相位至振幅转换器(phase-to-amplitude converter，PAC)，借以转换成弦波信号(举例而言，正弦信号或余弦信号)。之后，弦波信号会被进一步送至数字至模拟转换器(digital-to-analog converter，DAC)，借以转换成能够被锁相回路的相位频率侦测器所接受的适当信号。然而，现有的相位至振幅转换器必须通过查询查找表(lookuptable)的方式得到对应前述锯齿波信号的弦波波形，而查找表(lookup table)必须储存于内存(例如：只读存储器)之中，如此不仅占用了芯片面积，亦提高了电路成本。除此之外，某些相位至振幅转换器除了查询查找表之外，还须进行内插运算(interpolation)，亦消耗了硬件资源。
有鉴于此，本发明采用与现有技术不同的做法。本发明以一最高有效位侦测器取代前述组件。请一并参照图2及图3A、3B。最高有效位侦测器224可侦测该相位累加器222所输出的锯齿波信号的最高有效位(most significant bit，MSB)。在一实施例中，当锯齿波信号的MSB为0时，最高有效位侦测器224即输出低态信号(相当于相位角由0°至180°)；而MSB为1时，最高有效位侦测器224即输出高态信号(相当于相位角由180°至360°)，如此即可产生波形为方波的信号，如图3B所示。相对于现有技术而言，本发明的数值控制振荡器220的构造简单且易于实施，除了降低了电路成本之外亦有助于缩减电路尺寸。此外，将前述最高有效位侦测器224所产生的方波信号做为提供给锁相回路210的相位频率侦测器212的参考信号时，亦具有避免系统产生假频(alias frequency)的效果。
在前述实施例中，数值控制振荡器220本身具有一时脉信号源222，然而，此实施例仅为方便说明。在其它实施例中，数值控制振荡器220亦可不包括上述时脉信号源，并将时脉信号CLK交由其它外部信号源提供。除此之外，在某些实施例中，时脉信号源222与相位累加器224之间亦可配置一个或一个以上的倍频器以产生多个不同频率的频道，并配置一多任务器以依据应用需求选择适当的频道供相位累加器224使用。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

Claims (7)

1.一种数字锁相回路，其特征在于，包括：
一锁相回路，用以依据一参考频率产生一输出频率；以及
一数值控制振荡器，耦接至该锁相回路，用以产生该参考频率，所述数值控制振荡器包括：
一相位累加器，用以依据一时脉信号及一频率控制字输出一锯齿波信号；以及
一最高有效位侦测器，耦接至该相位累加器，用以侦测该相位累加器所输出的该锯齿波信号的最高有效位，借以产生具有一方波的该参考频率。
2.根据权利要求1所述的数字锁相回路，其特征在于，该锁相回路包括一相位频率侦测器，用以比较该参考频率以及该输出频率。
3.根据权利要求2所述的数字锁相回路，其特征在于，该锁相回路还包括一压控振荡器，用以输出该输出频率。
4.根据权利要求3所述的数字锁相回路，其特征在于，该锁相回路还包括一充电泵，用以依据该相位频率侦测器的比较结果对压控振荡器充电或放电。
5.根据权利要求1所述的数字锁相回路，其特征在于，该数值控制振荡器还包括一时脉信号源。
6.一种数值控制振荡器，其特征在于，包括：
一相位累加器，用以依据一时脉信号及一频率控制字输出一锯齿波信号；以及
一最高有效位侦测器，耦接至该相位累加器，用以侦测该相位累加器所输出的该锯齿波信号的最高有效位，借以产生具有一方波的该参考频率。
7.根据权利要求6所述的数值控制振荡器，其特征在于，该数值控制振荡器还包括一时脉信号源。
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