KR19980086797A - 반도체 기판 및 그 제조방법 - Google Patents

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Abstract

반도체 장치의 제조공정내내 게터링 수용력이 유지되고, 이전에 게터링된 오염 불순물이 반도체 장치의 동작영역으로 다시 풀려나는 현상을 방지하는 반도체 기판이 제공된다. 반도체 기판은 실리콘 기판, 폴리실리콘층, 및 고농도 보론층을 포함한다. 실리콘 기판은 제 1 주표면 및 제 1 주표면의 맞은편의 제 2 주표면 (즉, 후면)을 구비하며, 적어도 간접적으로 제 1 주표면상에 반도체 장치를 형성하는데 사용된다. 폴리실리콘막이 제 2 주표면상에 적어도 간접적으로 형성되고 고농도 보론층이 실리콘 기판과 폴리실리콘막의 사이에 배치된다. 또한, 고농도 보론층에서의 최고 보론 농도값 대 실리콘 기판에서의 최저 보론 농도값의 비는 약 100 이상이다. 고농도 보론층을 사용하는 대신에 실리콘 산화층 또는 폴리실리콘층이 사용될 수도 있다. 또한, 반도체 기판의 제조방법이 제공된다.

Description

반도체 기판 및 그 제조방법
본 발명은 반도체 장치의 제조에 사용되는 반도체 기판 및 그 기판의 제조방법에 관한 것이다.
실리콘 기판을 사용하는 반도체 장치의 집적레벨이 증대됨에 따라 pn 접합 누설전류는 감소되어야 된다. 이 누설전류를 일으키는 한 요인은 반도체 장치의 제조공정에서 유기되는 중금속 (예를 들어, 철, 니켈, 및 구리)의 불순물의 함량이다. 이 중금속을 반도체 장치의 동작영역에서 제거하고 불순물을 포획하기 위하여 다양한 게터링 (gettering) 방법이 사용되어 왔다.
한 게터링 방법으로는, 폴리실리콘막이 제 1 주표면 및 제 1 주표면의 맞은편의 제 2 주표면 (즉, 후면)을 가지는 실리콘 기판의 후면에 형성된다. 실리콘 기판의 후면에 폴리실리콘막을 형성함으로써, 폴리실리콘막이 실리콘 기판으로부터 여러가지 불순물을 흡입하게 된다. 다음으로, 반도체 장치는 실리콘 기판의 제 1 주표면상에 형성되고, 폴리실리콘막에 의해 흡입된 불순물들은 전방으로 확산되거나 반도체 장치의 동작영역을 오염시키지 않는다. 이러한 방법의 예로는 일본 특개소 59-186331호에 공지된 바 있다.
상기 게터링 방법은 반도체 장치가 기판에 형성될 때 반도체 기판에 고온열처리한 후에도 효과를 발휘할 것으로 생각되었다. 그러나 폴리실리콘막에 의하여 이전에 게터링처리된 불순물질도 1000℃이상의 열로 기판이 가열되는 경우에 막으로부터 풀려나서 반도체 장치의 동작영역으로 확산되고, 1200℃의 열로 고온처리시 폴리실리콘이 계속하여 재결정화된다는 사실이 최근 밝혀졌다. 폴리실리콘막이 재결정화되면 게터링의 수용력도 없어지게 되고, 따라서 풀려난 불순물을 재흡입하지 못하게 된다. 그러므로, 초기에 게터링 공정으로부터 얻어진 이점들은 결국 잃게된다.
이러한 문제점을 극복하기 위하여 반도체 장치의 제조공정시 폴리실리콘막의 재결정을 방지하는 다양한 방법이 개발되었다. 이러한 방법 중 하나가 일본 특개평 5-286795호에 공지되어 있으며, 이는 폴리실리콘막과 실리콘 기판의 사이에 실리콘 산화막을 형성하여 폴리실리콘의 재결정화를 막는 것이다. 그러나, 여러 가지 금속 (예, 구리)은 실리콘 산화막을 침투하고 폴리실리콘막에 흡입되지만 다른 금속 (예, 철)들은 실리콘 산화막을 침투하여 폴리실리콘막에 도달하지 못한다. 따라서 폴리실리콘막은 철 불순물을 충분히 게터링 시키지 못하고 이러한 불순물은 반도체 장비의 제조시 실리콘 기판에 잔존하게 된다. 결과적으로, 불순물은 확산하게 되고 반도체 장치의 동작영역을 오염시키게 된다.
일본 특개평 1-235242호에서는 폴리실리콘막을 기판에 형성하기 전에 불순물 (예, 질소, 산소, 아르곤)들을 실리콘 기판에 이온 주입함으로써 폴리실리콘의 재결정화를 억제하는 방법이 공개되어 있다. 그러나 이 방법은 폴리실리콘의 재결정화 억제는 가능하지만 실리콘 기판에 주입되는 불순물에 열처리를 하지 않는다. 그 결과, 실리콘 기판에 주입된 불순물로부터 아무런 클러스터 (cluster) 또는 전위 (轉位, dislocation)도 형성되지 않고, 따라서 이 방법으로는 이전에 게터링된 불순물질 및 중금속이 반도체 장치의 제조시 반도체 장치의 동작영역으로 다시 풀려나는 것을 방지할 수 없게 된다.
일본 특개평 6-140410호에서는 중금속을 게터링하는 방법으로 불순물질이 반도체 장치의 동작영역으로 다시 풀려나기 전에, 그리고 폴리실리콘이 재결정화되기 전에 폴리실리콘을 제거하는 방법을 제안하였다. 예를들어, 폴리실리콘막이 반도체 기판상에 형성되고, 여러 불순물이 게터링되고, 불순물이 실리콘 기판으로 되풀려나기 전에 폴리실리콘막이 제거된다. 반도체 장치의 제조공정의 연속단계시, 다른 폴리실리콘막이 반도체 기판에 형성되고, 여러 불순물이 게터링되고, 불순물이 실리콘 기판으로 되풀려나기 전에 폴리실리콘막이 제거된다. 반도체 장치의 제조시에 이러한 공정이 수회 반복된다.
그러나, 중금속들은 반도체 장치의 제조공정의 제 1 단계 및 마지막 단계에서 동작영역으로 침투할 수도 있다. 그러므로, 막이 제거되면 폴리실리콘막의 게터링 수용력을 잃기 때문에, 기판에 막이 존재하지 않는 기간에 불순물이 실리콘 기판에 존재하면 반도체 장치의 특성이 악화될 수 있다. 또한, 실리콘 기판상에 반복하여 폴리실리콘막을 형성하고 제거함으로써 반도체 장치의 제조시간 및 제조비용을 증대시킨다.
위에서 언급한 다양한 방법과 장치는 반도체 장치의 전체 제조공정을 통하여 게터링 수용력을 유지하지 못하게 된다. 또한, 폴리실리콘막에 이전에 게터링된 불순물질이 반도체 장치의 동작영역으로 다시 풀려나는 것을 방지하지 못한다.
따라서, 본 발명의 목적은 반도체 장치의 전체 제조공정내내 반도체 기판의 게터링 수용력을 유지시키고 게터링된 오염 불순물이 반도체 장치의 동작영역에 다시 풀려나는 것을 방지하는 반도체 기판을 제공하는 것이다.
본 발명의 다른 목적은 반도체 장치의 전체 제조공정내내 반도체 기판의 게터링 수용력을 유지시키고 게터링된 오염 불순물이 반도체 장치의 동작영역에 다시 풀려나는 것을 방지하는 반도체 기판을 제조하는 방법을 제공하는 것이다.
도 1 은 본 발명의 제 1 실시형태에 따른 반도체 기판의 측면도.
도 2 는 도 1의 반도체 기판을 제조하는 공정의 예시도.
도 3 은 여러 실시예 및 비교예에 따른 반도체 기판의 여러 깊이에서의 보론 농도를 예시하는 그래프.
도 4 는 반도체 기판의 여러 실시예 및 비교예의 누설전류의 예시 그래프.
도 5 는 반도체 기판의 여러 실시예 및 비교예의 pn접합에서의 철의 농도의 예시 그래프.
도 6 은 제 2 실시형태의 제 1 실시예에 따른 반도체 기판의 제조공정 예시도.
도 7 은 제 2 실시형태의 제 2 실시예에 따른 반도체 기판의 제조공정 실시예도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2: 후면 (제 2 주표면)
3 : 폴리실리콘막 4 : 경계
5 : 고농도 불순물 6 : 포토레지스트
상기 목적을 실현하기 위하여 반도체 기판이 제공된다. 반도체 기판은, 제 1 주표면 및 상기 제 1 주표면의 맞은편의 제 2 주표면을 구비하는 것으로 적어도 간접적으로 상기 제 1 주표면상에 반도체 장치를 형성하기 위하여 사용된 실리콘 기판; 상기 제 2 주표면상에 적어도 간접적으로 형성된 폴리실리콘막; 및 상기 실리콘 기판 및 상기 폴리실리콘막의 사이에 위치한 고농도 보론 (boron)층으로서 상기 고농도 보론층에서의 최고 보론 농도 대 상기 실리콘 기판에서의 최소 보론 농도의 비가 약 100이상의 고농도 보론층을 구비한다.
상기의 목적을 달성하기 위하여 반도체 기판의 제조방법이 또한 제공된다. 반도체 기판의 제조방법은, (a) 제 1 주표면 및 상기 제 1 주표면의 맞은편의 제 2 주표면을 구비하는 것으로 적어도 간접적으로 상기 제 1 주표면상에 반도체 장치를 형성하기 위하여 사용된 실리콘 기판을 제공하는 단계; (b) 상기 제 2 주표면상에 적어도 간접적으로 형성된 폴리실리콘막을 형성하는 단계; (c) 상기 실리콘 기판 및 상기 폴리실리콘막의 사이에 위치한 고농도 보론 (boron)층으로서 상기 고농도 보론층에서의 최고 보론 농도 대 상기 실리콘 기판에서의 최소 보론 농도의 비가 약 100이상의 고농도 보론층을 형성하는 단계를 구비한다.
또한 상기의 목적을 달성하기 위하여 반도체 기판이 제공된다. 상기 반도체 기판은, 제 1 주표면 및 상기 제 1 주표면의 맞은편의 제 2 주표면을 구비하는 것으로 적어도 간접적으로 상기 제 1 주표면상에 반도체 장치를 형성하기 위하여 사용된 실리콘 기판; 상기 제 2 주표면상에 형성된 폴리실리콘막; 및 상기 실리콘 기판 및 상기 폴리실리콘막의 사이에 형성된 공핍영역을 가지는 실리콘 산화막을 구비한다.
또한 상기의 목적을 달성하기 위하여 반도체 기판의 제조방법이 제공된다. 상기 반도체 기판의 제조방법은, (a) 제 1 주표면 및 상기 제 1 주표면의 맞은편의 제 2 주표면을 구비하는 것으로 적어도 간접적으로 상기 제 1 주표면상에 반도체 장치를 형성하기 위하여 사용된 실리콘 기판을 제공하는 단계; (b) 상기 제 2 주표면상에 형성된 폴리실리콘막을 형성하는 단계; (c) 상기 실리콘 기판 및 상기 폴리실리콘막의 사이에 형성된 공핍영역을 가지는 실리콘 산화막을 형성하는 단계를 구비한다.
또한 상기의 목적을 달성하기 위하여 반도체 기판이 제공된다. 상기 반도체 기판은, 제 1 주표면 및 상기 제 1 주표면의 맞은편의 제 2 주표면을 구비하는 것으로 적어도 간접적으로 상기 제 1 주표면상에 반도체 장치를 형성하기 위하여 사용된 실리콘 기판; 상기 실리콘 기판의 상기 제 2 주표면상에 적어도 간접적으로 형성된 복수의 실리콘 산화 클러스터를 함유하는 폴리실리콘층; 및 적어도 간접적으로 상기 폴리실리콘층상에 형성된 폴리실리콘막을 구비한다.
또한 상기 목적을 달성하기 위하여 반도체 기판의 제조방법이 제공된다. 반도체 기판의 제조방법은, (a) 제 1 주표면 및 상기 제 1 주표면의 맞은편의 제 2 주표면을 구비하는 것으로 적어도 간접적으로 상기 제 1 주표면상에 반도체 장치를 형성하기 위하여 사용된 실리콘 기판을 제공하는 단계; (b) 상기 실리콘 기판의 상기 제 2 주표면상에 적어도 간접적으로 형성된 복수의 실리콘 산화 클러스터를 함유하는 폴리실리콘층을 형성하는 단계; (c) 적어도 간접적으로 상기 폴리실리콘층상에 형성된 폴리실리콘막을 형성하는 단계를 구비한다.
본 발명의 목적과 장점은 첨부된 도면을 참조한 실시형태에서 자세히 설명함으로써 더욱 명백해진다.
이하의 설명에서 바람직한 실시형태에 대한 특정한 배치와 값을 공개한다. 그러나, 이 실시형태는 본 발명의 실시형태에 불과하고, 따라서 이하에 특정된 특징들은 이러한 실시형태를 설명하기 위하여 사용되었을 뿐이며, 본 발명의 전체적인 이해를 도모하고자 사용된 것이다. 따라서, 본 기술 분야에 통상의 지식을 가진 사람이라면 본 발명이 아래의 특정된 실시형태에 국한되지 않는다는 것은 명백할 것이다. 또한, 본 발명에 있어서의 다양한 배치와 수치들에 대한 설명은 통상의 지식을 가진 사람이라면 공지하고 있는 바이므로, 설명의 간단명료를 위하여 생략한다.
본 발명에서, 게터링의 주된 기능은 폴리실리콘막에 의하여 제공된다. 그러나, 만약에 게터링 기능이 폴리실리콘막에 의하여서만 제공된다면, 폴리실리콘 막에 의하여 이전에 게터링된 오염 불순물이 폴리실리콘막에 재결정화될 때에 반도체 장치의 동작영역으로 다시 풀려날 수도 있다. 본 발명은 폴리실리콘막의 재결정화를 막으려고 하지 않고 폴리실리콘막과 실리콘 기판의 사이에 장벽층을 제공하여, 중금속 불순물이 실리콘 기판으로부터 폴리실리콘막으로 통과하면서 폴리실리콘막이 재결정화될 때에는 중금속 불순물이 폴리실리콘막으로부터 기판으로 통과하지 못하도록 하는 것이다.
본 발명의 제 1 및 제 2의 일면으로서, 폴리실리콘막이 재결정화될 때에 불순물이 실리콘 기판으로 풀려나는 것을 방지하기 위하여 실리콘 기판과 폴리실리콘막의 사이의 경계부근에 고농도 보론층이 형성된다. 중금속 (예, 철, 구리)과 같은 오염 불순물의 고체 용해도는 보론의 농도가 높아질수록 증대된다. 따라서, 폴리실리콘막과 실리콘 기판의 사이의 경계부근의 고농도 보론층을 생성시킴으로써 폴리실리콘막이 재결정화될 때에 불순물질이 폴리실리콘막으로부터 반도체 장치의 동작영역으로 풀려나는 것을 방지할 수 있다.
또한, 본 발명의 제 3 및 제 4의 일면으로, 공핍영역을 가지는 실리콘 산화막이 실리콘 기판과 폴리실리콘막의 사이에 형성되어 폴리실리콘막의 재결정시 중금속 불순물이 실리콘 기판으로 확산되는 것을 방지한다. 본 발명의 제 5 및 제 6의 일면으로, 공핍영역 및 복수의 전위를 가지는 실리콘 산화막이 실리콘 기판과 폴리실리콘막 사이의 경계에 형성되어 폴리실리콘막의 재결정시 중금속 불순물이 실리콘 기판으로 확산하는 것을 방지한다. 본 발명의 제 7 및 제 8의 일면으로서, 복수의 미세 실리콘 산화막 클러스터를 함유하는 폴리실리콘층이 실리콘 기판과 폴리실리콘막 사이의 경계에 형성되어 폴리실리콘막의 재결정시 중금속 불순물이 실리콘 기판으로 확산하는 것을 방지한다. 위에서 언급한 구조에서 복수의 전위 및/또는 미세 실리콘 산화 클러스터가 실리콘 기판과 폴리실리콘막 사이의 경계에 제공되어 게터링 기능을 수행한다. 그러므로, 폴리실리콘막이 재결정화될 때에 불순물질이 폴리실리콘막으로부터 반도체 장치의 동작영역으로 풀려나는 것을 방지할 수 있다.
도 1은 본 발명의 제 1 실시형태에 따른 반도체 기판을 도시한다. 반도체 기판은 제 1 주표면 및 제 1 주표면 맞은편 (즉, 후면)의 제 2 주표면 (2)을 구비하는 실리콘 기판 (1), 폴리실리콘막 (3), 및 실리콘 기판 (1)과 폴리실리콘막 (3)의 경계 (4)에 형성된 고농도 보론층 (5)을 구비한다. 실리콘 기판 (1)의 제 1 주표면이 반도체 기판상에 반도체 장치를 형성하기 위하여 사용된다. 본 실시형태에서, p형 불순물로 도핑된 쵸크랄스키 성장 (Czochralski-grown) p형 실리콘 기판이 실리콘 기판 (1)으로 사용된다.
고농도 보론층 (5)은 층 (5)이 실리콘 기판 (1)에 형성되도록 실리콘 기판 (1) 및 폴리실리콘막 (3) 사이의 경계부근에 보론이온 (B+)을 주입함으로써 형성된다. 또한, 폴리실리콘막 (3)에 보론이온 (B+)을 주입함으로써 게터링 효과를 가질수 도 있지만 높은 보론 농도를 가지는 층 (5)의 일부가 막 (3)과 층 (5) 사이의 경계 (4)에 보다는 실리콘 기판 (1)의 근처에 선호적으로 위치하게 된다. 또한, 고농도 보론층 (5)에서의 최대 보론 농도는 실리콘 기판 (1)에서의 최소 보론 농도보다 100배 이상이다. 더구나, 고농도 보론층 (5)은 1 내지 5㎛ 의 두께를 가지며, 고농도 보론층에서의 최대 보론 농도는 선호적으로 1×1016/㎤ 이상이다.
고농도 보론층 (5)은 장벽층으로 작용하여 중금속 및 다른 불순물들이 기판 (1)으로부터 폴리실리콘막 (3)으로 확산하여 막 (3)에 흡입되도록 한다. 또한, 만약 폴리실리콘막 (3)이 재결정화 되는 경우에는 층 (5)은 막 (3)으로부터 풀려난 불순물이 실리콘 기판 (1)으로 되돌아 가지 않게 한다. 따라서, 장치가 기판 (1)에 형성될 때, 불순물이 반도체 장치의 동작영역을 오염시키지 않는다.
도 2는 도 1에 도시된 반도체 기판이 제조되는 방식을 예시하는 예시도이다. 우선, 약 1㎛의 두께를 가지는 폴리실리콘막 (3)이 실리콘 기판 (1)의 후면 (즉, 제 2 주표면)상에 형성된다.(도 2a) 다음, 포토리소그래피 레지스트 (즉,포토레지스트)가 실리콘 기판 (1)의 제 1 주표면상에 형성된다.(도 2b)
다음으로, 보론이온 (B+)이 폴리실리콘막 (3)을 통하여 이온주입 (도 2c)되어 실리콘 기판 (1)과 폴리실리콘막 (3) 사이의 경계 (4) 부근에 고농도 보론층 (5)을 형성 (도 2d)한다. 주입된 보론이온 (B+)의 가속 에너지는 최고 보론농도를 가지는 고농도 보론층 (5) 영역의 경계 (4)의 실리콘 기판측상에 위치하도록 설정된다. 또한, 이온주입 및 열처리가 사용되어 고농도 보론층의 최고 보론농도가 실리콘 기판 (1)의 최소 보론농도보다 100배 이상이 되도록 한다.
고농도 보론층 (5)이 형성되고 나면, 포토레지스트 (6)가 실리콘 기판 (1)의 제 1 주표면으로부터 제거된다.(도 2d) 다음으로, 반도체 장치 (도시되지 않음)가 반도체 제조의 통상적 공정을 거쳐서 실리콘 기판 (1)의 제 1 주표면상에 형성된다.
도 1에 도시된 반도체 기판의 장점을 예시하기 위하여, DRAM에 사용되는 pn 접합 다이오우드를 기판에 생성한다. pn 접합 다이오우드를 생성함에 있어서, p형 실리콘 기판 (1)이 사용되며, p형 웰부 (well portion) 및 n형 확산층이 기판 (1)상에 형성된다. 또한, 여러 기판 (1)에 형성된 p형 웰부의 각각의 농도는 동일하며, n형 확산층의 농도는 p형 웰부의 농도와 동일하다. 그결과, pn 접합 다이오우드의 구조의 차이에 기인하는 특성은 무시할 정도이다. 실리콘 기판 (1)의 각각에 사용된 가속 에너지 및 이온주입은 표 1에 도시된 바와 같다.
표 1에서, 주입량 (implantation dose)의 값은 고농도 보론층 (5)이 이온주입에 의하여 형성된 후 제 2 이온 질량 스펙트로스코피 측정 방법 (Secondary Ion Mass Spectroscopy, SIMS)에 의하여 측정된 고농도 보론층 (5)에서의 최고 보론 농도의 값이다. 또한, 실리콘 기판에서의 보론 농도의 값은 실리콘 기판 (1)에서의 최소 보론 농도의 값을 나타낸다.
표 1에 도시된 바와 같이, 고농도 보론층 (5)에서의 보론 농도가 반도체 기판의 게터링 수용력에 미치는 영향이 연구되었다. 특히, 실시예 1 내지 4의 반도체 기판의 제조시에 보론이온을 주입하는데 사용된 가속 에너지는 일정하게 유지되었고, 고농도 보론층 (5) 및 반도체 기판 (1)의 보론 농도는 각각의 실시예에서 그리고 비교예에서 변화시켰다. 또한, 보론이온을 주입하는데 사용된 가속 에너지가 반도체 기판의 게터링 수용능력에 미치는 영향이 연구되었다. 특히, 실시예 5 및 6 및 비교예 3 및 4에서의 반도체 기판의 제조시에 고농도 보론층 (5) 및 반도체 기판 (1)의 보론 농도는 일정하게 유지시켰고, 보론이온을 주입하는데 사용된 가속 에너지는 각각의 실시예와 비교예에서 변화시켰다.
또한, 비교예 5 및 6에서, 보론이온이 실리콘 기판 (1)에 주입되지 않았으므로, 고농도 보론 층 (5)은 형성되지 않았다. 또한, 비교예 5에서 폴리실리콘막 (3)이 기판 (1)에 형성되지 않았으므로, 반도체 기판은 아무런 게터링층을 가지지 않았다. 또한, 비교예 6에서 폴리실리콘막 (3)을 포함하고 고농도 보론층 (5)은 함유하지 않으므로 게터링층은 폴리실리콘막 (3)만으로 이루어진다.
가속에너지 주입량 실리콘기판에서의 보론 농도 후면에서의 폴리실리콘층의 존재유무
실시예 1 300keV 1×1017/㎤ 1×1015/㎤ 유
실시예 2 300keV 1×1018/㎤ 1×1015/㎤ 유
실시예 3 300keV 1×1019/㎤ 1×1015/㎤ 유
실시예 4 300keV 1×1016/㎤ 1×1014/㎤ 유
비교예 1 300keV 1×1016/㎤ 1×1015/㎤ 유
비교예 2 300keV 1×1018/㎤ 1×1017/㎤ 유
실시예 5 700keV 1×1019/㎤ 1×1015/㎤ 유
실시예 6 200keV 1×1019/㎤ 1×1015/㎤ 유
비교예 3 1keV 1×1019/㎤ 1×1015/㎤ 유
비교예 4 100keV 1×1019/㎤ 1×1015/㎤ 유
비교예 5 - - - 무
비교예 6 - - - 유
실시예 1 내지 4 및 비교예 1 및 2에 대한 SIMS 측정 방법의 결과가 도 3a에 도시되어 있다. 또한, 실시예 3, 5, 및 6 및 비교예 3 및 4에 대한 SIMS 측정 방법의 결과가 도 3b에 도시되어 있다.
도 4는 실시예 1 내지 6 및 비교예 1 내지 6에서 생성된 기판으로 형성된 pn 접합 다이오우드의 누설전류의 양을 도시하는 그래프이다. 또한, 도 5는 실시예 1 내지 6 및 비교예 1 내지 6에서 생성된 기판으로 형성된 pn 접합 다이오우드의 공핍층내의 철의 농도를 도시하는 그래프이다. 철의 농도는 DLTS (Deep Level Transient Spectroscopy) 측정방법을 통하여 측정된다.
도 4 및 5에 도시된 바와 같이, 본 실시형태의 반도체 기판으로 제조된 pn 접합 다이오우드에서 누설 전류 및 철의 농도가 급격하게 감소된다. 이런 유리한 결과는 고농도 보론층 (5) 및 실리콘 기판 (1)의 상대 보론 농도에 기초하여 얻어진다. 예를들어, 비교예 1 및 2에서는 누설 전류 또는 철의 농도 중 어느것도 감소되지 않았다. 그러나, 비교예 1 및 2에서의 보론층 (5)의 최고 보론 농도는 각각 실시예 4 및 2의 층 (5)에서의 최고 보론 농도와 동일하였다. 또한, 비교예 2의 보론층 (5)의 보론의 농도 (1018/㎤)는 비교예 4의 보론층 (5)의 보론의 농도 (1016/㎤)보다 실제로 높다. 실시예 1 내지 4과 비교예 1 및 2의 누설전류특성에 차이가 생기는 이유는 도 3a에 도시된 보론 농도 분포에서 찾을 수 있다. 특히, 고농도 보론층 (5)의 보론농도의 절대값은 반드시 중요한 것은 아니고, 층 (5)에서의 보론 농도 대 실리콘 기판 (1)에서의 보론 농도의 비가 누설전류 및 철의 농도가 감소되는가를 결정한다. 표 1 및 도 4 및 5에서 보는 바와 같이, 누설전류 및 철의 농도는 상기 비가 100 이상의 경우에 감소된다.
그러나, 비교예 3 및 4에서 보는 바와 같이, 보론층 (5)에서의 최고 보론의 농도값 대 실리콘 기판 (1)에서의 보론농도의 비는 100 이상이지만, 도 4 및 도 5에서 보는 바와 같이, 누설전류 및 철의 농도는 감소되지 않았다. 표 1 및 도 3b에서 보듯이 비교예 3 및 4에 보론이온 (B+)이 주입되는 가속 에너지는 비교적 낮고 따라서, 보론층 (5)에서의 최고 보론 농도값은 폴리실리콘막 (3)에 위치한다. 이러한 관찰에 기초하여 보면 오염 불순물의 게터링은 보론층 (5)의 최대 농도값이 실리콘 기판 (1)에 위치하지 않으면 효과적이지 못하다. 반면에, 최고 보론 농도값이 실리콘 기판 (1)에 위치하면, 폴리실리콘막 (3)에 게터링된 오염 불순물은 실리콘 기판 (1)에 함유된 최고 농도의 보론이온 (B+)을 침투하지 못한다.
위에서 설명한 결과들을 종합하여 보면 오염 불순물이 폴리실리콘막 (3)으로부터 본 실시형태의 반도체 기판으로 형성된 반도체 장치의 동작영역으로 다시 풀려나는 현상이 방지되고, 다음의 두 조건을 만족하면 반도체 장치의 제조공정내내 게터링 수용력이 유지될 수 있다. 첫 번째로, 고농도 보론층 (5)이 실리콘 기판 (1)과 폴리실리콘막 (3) 사이의 경계부근에 형성되어 층 (5)의 최고 보론농도가 실리콘 기판 (1)에 위치한다. 두 번째로, 고농도 보론층 (5)에서의 최고 보론 농도값 대 실리콘 기판 (1)에서의 최저 보론 농도값의 비가 100 이상이다.
본 발명의 제 2 실시형태에 따른 반도체 장치 및 기판의 제조방법을 아래에 설명한다. 또한, 제 2 실시형태는 실시예 2-1 및 실시예 2-2 의 상이한 두 개의 실시예를 연계하여 설명한다.
도 6은 실시예 2-1의 반도체 기판의 제조방법을 도시한다. 우선, 제 1 주표면 및 제 1 주표면 맞은편 (즉, 후면)의 제 2 주표면 (2)을 구비하는 실리콘 기판 (1)이 제공된다. 다음, 약 1㎛의 두께를 가지는 폴리실리콘막 (3)이 실리콘 기판 (1)의 후면 (즉, 제 2 주표면)상에 형성된다.(도 6a) 다음, 산소이온 (16O+)이 폴리실리콘막 (3)을 통하여 실리콘 기판 (1)으로 이온주입된다.(도 6b) 제 1 반도체 기판의 제조시, 이온 (16O+)이 주입량 (2×1016/㎤) 및 가속 에너지 (360 keV)로 주입된다. 결과, 최고 산소농도는 폴리실리콘막 (3)에 위치한다. 반면, 제 2 반도체 기판의 제조시, 이온 (16O+)이 주입량 (2×1016/㎤) 및 가속 에너지 (440 keV)로 주입된다. 결과, 최고 산소농도는 폴리실리콘막 (3)과 실리콘 기판 (1) 사이의 경계부근에 위치한다. 그러나, 가속 에너지는 폴리실리콘막 (3)의 두께에 의존하고 따라서, 막 (3)의 두께가 변하면 최적 가속 에너지도 변한다.
다음, 제 1 및 제 2 반도체 기판이 1000℃의 질소-산소 혼합 환경에서 8시간동안 열처리된다. 결과, 제 1 반도체 기판에서는 상당량의 미세 실리콘 산화 클러스터 (7)만이 실리콘 기판 (1) 및 폴리실리콘막 (3) 사이의 경계에 형성된다. 또한, 제 2 반도체 기판에서는 상당량의 미세 실리콘 산화 클러스터 (7) 및 상당량의 전위 (8)가 실리콘 기판 (1) 및 폴리실리콘막 (3) 사이의 경계의 실리콘 기판 (1)에 형성된다.(도 6c) 위의 두 기판에서의 차이는 이온 (16O+)이 제 1 기판에서는 360 keV의 가속 에너지로 주입되었고, 제 2 기판에서는 440 keV의 가속에너지로 주입되었기 때문이다.
상당량의 미세 실리콘 산화 클러스터 (7)가 실리콘 기판 (1) 및 폴리실리콘막 (3) 사이 경계에 형성되면, 이들은 공핍영역을 가지는 실리콘 산화막을 형성한다. 실리콘 산화막 및/또는 상당량의 전위 (8)는 실리콘 기판 (1) 및 폴리실리콘막 (3) 사이의 경계에 위치하여 게터링 기능을 수행한다. 결과, 폴리실리콘막 (3)으로부터 반도체 장치의 동작영역으로 오염 불순물이 다시 풀려나는 현상을 방지하게 된다.
다시말하면, 실리콘 산화막 및/또는 전위 (8)은 중금속이나 다른 불순물이 기판 (1)로부터 폴리실리콘막 (3)으로 확산하게 하고 막 (3)에 의하여 흡수되게 하는 장벽층의 역할을 한다. 또한, 만약 막 (3)이 재결정하게 되는 경우에는 실리콘 산화막 및/또는 전위 (8)가 막 (3)으로부터 풀려난 불순물이 실리콘 기판 (1)으로 확산하여 되돌아가는 것을 방지한다. 따라서, 장치가 기판 (1)에 형성될 때 반도체 장치의 동작영역을 오염시키지 않는다. 또한, 실리콘 산화막 및/또는 전위 (8)는 실제 부가적인 게터링 기능을 수행할 수 있고 또한 기판 (1)으로부터 불순물을 흡입할 수도 있다.
도 7은 실시예 2-2의 반도체 기판의 제조방법을 도시한다. 실시예 2-1에서와 같이, 우선, 제 1 주표면 및 제 1 주표면 맞은편 (즉, 후면)의 제 2 주표면 (2)을 구비하는 실리콘 기판 (1)이 제공된다.(도 7a) 다음, 산화질소 (N2O) 및 실란 (SiH4)이 650℃ 의 온도 및 0.05:10의 유량의 농도비로 실리콘 기판 (1)의 제 2 주표면 (즉, 후면)(2)에 인가되어 약 1000Å의 두께를 가지고 상당량의 실리콘 산화 클러서터를 함유하는 폴리실리콘층 (9)을 형성한다.(도 7b)
그 다음, 폴리실리콘막 (3)은 650℃의 실란 (SiH4) 환경에서 폴리실리콘층 (9)상에 형성된다.(도 7c) 본 실시예에서, 폴리실리콘막 (3)은 폴리실리콘층 (9)과 폴리실리콘막 (3)의 결합두께가 약 1㎛가 되도록 형성된다.
폴리실리콘층 (9)내에 있는 다량의 실리콘 산화 클러스터가 실리콘 기판 (1)과 폴리실리콘막 (3) 사이 경계에 형성되어 있으므로, 반도체 기판의 게터링 수용력이 향상된다. 따라서, 폴리실리콘막 (3)으로부터 반도체 장치의 동작영역으로 오염불순물이 다시 풀려나는 현상을 방지할 수 있다. 특히, 층 (9)은 중금속이나 다른 불순물이 기판 (1)으로부터 폴리실리콘막 (3)으로 확산하게 하고 막 (3)에 의하여 흡수되게 하는 장벽층의 역할을 한다. 또한, 만약 막 (3)이 재결정화 되는 경우에는 실리콘 산화막 및/또는 전위 (8)가 막 (3)으로부터 풀려난 불순물이 실리콘 기판 (1)으로 확산하여 되돌아가는 것을 방지한다. 따라서, 장치가 기판 (1)에 형성될 때 불순물이 반도체 장치의 동작영역을 오염시키지 않는다.
실시예 2-1 및 2-2의 반도체 기판의 게터링 수용력의 시험결과가 표 2에 게시된다. 기판의 게터링 수용력을 평가하기 위하여 DRAM에서 전형적으로 사용되는 pn 접합 다이오우드가 기판에 형성되고, pn 접합 다이오우드의 공핍층에서의 철의 농도가 DLTS 측정방법에 의하여 측정된다. 이러한 방법은 표 1에서 설명한 방법과 동일하다. 또한, 표 2의 비교예 5 및 6은 표 1의 비교예 5 및 6과 동일하다. 특히, 비교예 5의 기판은 실리콘 기판 (1)의 후면 (2)상에 폴리실리콘막 (3)을 가지지 않으므로 게터링층을 구비하지 않는다. 또한, 비교예 6의 기판은 실리콘 기판 (1)과 폴리실리콘막 (3)의 사이에 부가적인 층을 구비하지 않으므로 폴리실리콘막 (3)만이 게터링층의 역할을 수행한다. 또한, 표 2에서 보듯이, 비교예 7의 기판은 실리콘 기판 (1)과 폴리실리콘막 (3)의 사이에 부가적인 층을 구비하지 않으므로 폴리실리콘막 (3)만이 게터링층의 역할을 수행한다. 또한, DRAM의 제조과정의 도중 폴리실리콘막 (3)이 벗겨져 버린다.
시료 비고 후면에서의 폴리실리콘의 존재유무 철의 농도[/㎤]
실시예 2-1 주입에너지:360keV 유 1×1011
실시예 2-1 주입에너지:440keV 유 6×1010
실시예 2-2 - 유 8×1010
비교예 5 - 무 2×1012
비교예 6 - 유 1×1012
비교예 7 - 중도까지 존재 8×1011
표 2에서 보듯이, 실시예 2-1 및 2-2의 반도체 기판은 비교예 5 및 6의 반도체 기판과 비교하여 우수한 게터링 수용력을 가지므로, pn 접합 공핍층에서의 철의 농도는 급격하게 낮아진다. 또한, 표에서 보듯이, 실시예 2-1의 제 1 기판 (즉, 산소이온 (16O+)이 가속 에너지 360keV 로 주입된 반도체 기판)에 의하여 형성된 pn 접합의 이온농도는 실시예 2-1의 제 2 기판 (즉, 산소이온 (16O+)이 가속 에너지 440keV 로 주입된 반도체 기판)에 의하여 형성된 pn 접합의 이온농도보다 높다. 이온농도의 차이는 이온을 주입하는데 사용된 증대된 가속 에너지가 실리콘 산화 클러스터 (7)과 더불어 실리콘 기판 (1)에 전위 (8)를 야기한다는 사실에 기인한다.(도 6c) 결과, 전위 (8) 및 클러스터 (7)는 게터링층의 역할을 수행한다. 또한, 비교예 7에 도시된 바와 같이, 반도체 장치에서 검출된 철의 양은 DRAM의 제조과정중에 폴리실리콘층 (3)이 실리콘 기판 (1)으로부터 벗겨질 때 더 높게된다. 따라서, 이온함량을 최적으로 감소시키기위하여 반도체 기판의 게터링 수용력을 제조과정내내 유지시켜야 한다.
상술한 바와 같이, 오염 불순물이 반도체 기판의 폴리실리콘막 (3)으로부터 상기 기판으로 형성된 반도체 장치의 동작영역으로 다시풀려나는 현상은, (1) 폴리실리콘막 (3)과 실리콘 기판 (1) 사이에 공핍층을 가지는 실리콘 산화막을 형성, (2)공핍영역을 가지는 실리콘 산화막을 형성하고 폴리실리콘막 (3)과 실리콘 기판 (1)의 사이에 상당량의 전위 (8)를 형성, (3) 폴리실리콘막 (3)과 실리콘 기판 (1)의 사이에 실리콘 산화 클러스터를 가지는 폴리실리콘층 (9)을 형성함으로써 방지할 수 있다. 또한, 반도체 기판의 게터링 수용력은 반도체 장치의 전체 제조공정내내 유지될 수 있다.
본 발명에 따르면, 반도체 장치의 제조과정내내 향상된 게터링 수용력이 유지되는 반도체 기판을 생성할 수 있다. 또한, 이전에 게터링된 오염 불순물이 다시 반도체 장치의 동작영역으로 풀려나는 것을 방지할 수 있다. 또한, 본 발명은 향상된 게터링 수용력을 구비하는 반도체 기판의 제조방법을 제공한다.
바람직한 실시형태에 대한 앞에서의 설명은 본 기술분야에 통상의 지식을 가진 사람이 본 발명을 실시 및 사용하도록 제공된 것이다. 또한, 여기서 정의된 일반원리들은 독창적인 재능을 필요치 않고서도 다른 실시형태에 적용될 수 있다는 것은 통상의 지식인에게 명백하다. 따라서, 본 발명은 상술한 실시형태에 국한되는 것이 아니라 청구항에 정의된 넓은 범위의 태양에 적용되는 것을 의도한다.

Claims (39)

  1. 제 1 주표면 및 상기 제 1 주표면의 맞은편의 제 2 주표면을 구비하며, 적어도 간접적으로 반도체 장치를 상기 제 1 주표면상에 형성하는 기판, 적어도 간접적으로 상기 제 2 주표면상에 형성된 폴리실리콘막, 상기 기판과 상기 폴리실리콘막의 사이에 형성되어, 중금속 불순물이 상기 기판으로부터 상기 폴리실리콘막으로 이동하도록 하고, 상기 폴리실리콘막으로부터 상기 기판으로 중금속 불순물이 이동하는 것을 방지하는 장벽층을 구비하는 것을 특징으로 하는 반도체 기판.
  2. 제 1 항에 있어서, 상기 장벽층이, 상기 기판과 상기 폴리실리콘막의 사이에 배치된 고농도 보론층으로서, 상기 고농도 보론층에서의 최고 보론 농도값 대 상기 기판에서의 최저 보론 농도값의 비가 약 100이상인 고농도 보론층을 구비하는 것을 특징으로 하는 반도체 기판.
  3. 제 2 항에 있어서, 상기 고농도 보론층이 상기 기판의 일부로부터 형성되도록 상기 기판에 보론이온을 주입함으로써 상기 고농도 보론층이 형성되는 것을 특징으로 하는 반도체 기판.
  4. 제 3 항에 있어서, 상기 폴리실리콘막이 상기 고농도 보론층의 바로 인근에 배치되는 것을 특징으로 하는 반도체 기판.
  5. 제 4 항에 있어서, 상기 최고 보론 농도값을 함유하는 상기 고농도 보론층의 일부가 상기 폴리실리콘막쪽 보다 상기 기판에 더 가까이 위치하는 것을 특징으로 하는 반도체 기판.
  6. 제 2 항에 있어서, 상기 최고 보론 농도값이 약 1×1016/㎤이상인 것을 특징으로 하는 반도체 기판.
  7. 제 4 항에 있어서, 상기 최고 보론 농도값이 약 1×1016/㎤이상인 것을 특징으로 하는 반도체 기판.
  8. 제 7 항에 있어서, 상기 보론이온이 주입되는 가속 에너지가 적어도 약 200keV인 것을 특징으로 하는 반도체 기판.
  9. (a) 제 1 주표면 및 상기 제 1 주표면의 맞은편의 제 2 주표면을 구비하며, 반도체 장치를 적어도 간접적으로 상기 제 1 주표면상에 형성하는 기판을 제공하는 단계, (b) 적어도 간접적으로 상기 제 2 주표면상에 폴리실리콘막을 형성하는 단계, (c) 상기 기판과 상기 폴리실리콘막의 사이에 형성되어, 중금속 불순물이 상기 기판으로부터 상기 폴리실리콘막으로 이동하도록 하고, 상기 폴리실리콘막으로부터 상기 기판으로 중금속 불순물이 이동하는 것을 방지하는 장벽층을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 기판의 제조방법.
  10. 제 9 항에 있어서, 상기 단계 (c)가, (c1) 상기 기판과 상기 폴리실리콘막의 사이에 배치된 고농도 보론층으로서, 상기 고농도 보론층에서의 최고 보론 농도값 대 상기 기판에서의 최저 보론 농도값의 비가 약 100이상인 고농도 보론층을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 기판의 제조방법.
  11. 제 10 항에 있어서, 상기 단계 (c1)가, (c1a) 상기 고농도 보론층이 상기 기판의 일부로부터 형성되도록 상기 기판에 보론이온을 주입함으로써 상기 고농도 보론층을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 기판의 제조방법.
  12. 제 11 항에 있어서, 상기 폴리실리콘막이 상기 고농도 보론층의 바로 인근에 배치되는 것을 특징으로 하는 반도체 기판의 제조방법.
  13. 제 12 항에 있어서, 상기 최고 보론 농도값을 함유하는 상기 고농도 보론층의 일부가 상기 폴리실리콘막쪽 보다 상기 기판에 더 가까이 위치하는 것을 특징으로 하는 반도체 기판의 제조방법.
  14. 제 10 항에 있어서, 상기 최고 보론 농도값이 약 1×1016/㎤이상인 것을 특징으로 하는 반도체 기판의 제조방법.
  15. 제 12 항에 있어서, 상기 최고 보론 농도값이 약 1×1016/㎤이상인 것을 특징으로 하는 반도체 기판의 제조방법.
  16. 제 15 항에 있어서, 상기 보론이온이 주입되는 가속 에너지가 적어도 약 200keV인 것을 특징으로 하는 반도체 기판의 제조방법.
  17. 제 1 항에 있어서, 상기 장벽층이, 상기 기판 및 상기 폴리실리콘막의 사이에 형성된 공핍영역을 가지는 실리콘 산화막을 구비하는 것을 특징으로 하는 반도체 기판.
  18. 제 17 항에 있어서, 상기 실리콘 산화막이 복수의 전위부를 가지는 것을 특징으로 하는 반도체 기판.
  19. 제 17 항에 있어서, 상기 기판에 산소이온을 주입함으로써 상기 실리콘 산화막을 형성하여, 상기 실리콘 산화막이 상기 기판의 일부로부터 형성되도록 하는 반도체 기판.
  20. 제 18 항에 있어서, 산소이온을 상기 기판에 주입함으로써 상기 실리콘 산화막을 형성하여, 상기 실리콘 산화막이 상기 기판의 일부로부터 형성되도록하는 반도체 장치의 제조방법.
  21. 제 19 항에 있어서, 상기 산소이온이 주입되는 가속 에너지가 적어도 약 360keV 이상인 것을 특징으로 하는 반도체 기판.
  22. 제 20 항에 있어서, 상기 산소이온이 주입되는 가속 에너지가 적어도 약 440keV 이상인 것을 특징으로 하는 반도체 기판.
  23. 제 9 항에 있어서, 상기 단계 (c)가, (c1) 상기 기판 및 상기 폴리실리콘막의 사이에 공핍영역을 가지는 실리콘 산화막을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 기판의 제조방법.
  24. 제 23 항에 있어서, 상기 실리콘 산화막이 복수의 전위부를 구비하는 것을 특징으로 하는 반도체 기판의 제조방법.
  25. 제 23 항에 있어서, 상기 단계 (c1)가, (c1a) 상기 폴리실리콘막을 통하여 산소이온을 주입함으로써 상기 실리콘 산화막을 형성하여, 상기 실리콘 산화막이 상기 기판 및 상기 폴리실리콘막 사이의 경계에 형성되도록 하는 단계를 구비하는 것을 특징으로 하는 반도체 기판의 제조방법.
  26. 제 24 항에 있어서, 상기 단계 (c1)가, (c1a) 상기 폴리실리콘막을 통하여 산소이온을 주입함으로써 상기 실리콘 산화막을 형성하여, 상기 실리콘 산화막이 상기 기판 및 상기 폴리실리콘막 사이의 경계에 형성되도록 하는 단계를 구비하는 것을 특징으로 하는 반도체 기판의 제조방법.
  27. 제 25 항에 있어서, 상기 단계 (c1a)가, (c1a1) 상기 산소이온을 약 360keV 이상의 가속 에너지로 주입하는 단계를 구비하는 것을 특징으로 하는 반도체 기판의 제조방법.
  28. 제 26 항에 있어서, 상기 단계 (c1a)가, (c1a1) 상기 산소이온을 약 440keV 이상의 가속 에너지로 주입하는 단계를 구비하는 것을 특징으로 하는 반도체 기판의 제조방법.
  29. 제 27 항에 있어서, 상기 단계 (c1a)가, (c1a2) 상기 산소이온이 주입된 후 상기 경계에 열처리를 가하는 단계를 또한 구비하는 것을 특징으로 하는 반도체 기판의 제조방법.
  30. 제 28 항에 있어서, 상기 단계 (c1a)가, (c1a2) 상기 산소이온이 주입된 후 상기 경계에 열처리를 가하는 단계를 또한 구비하는 것을 특징으로 하는 반도체 기판의 제조방법.
  31. 제 1 항에 있어서, 상기 장벽층이, 상기 기판의 상기 제 2 주표면상에 적어도 간접적으로 형성된 복수의 실리콘 산화 클러스터를 함유하는 폴리실리콘층을 구비하고, 상기 폴리실리콘막은 상기 폴리실리콘층상에 적어도 간접적으로 형성된 것을 특징으로 하는 반도체 기판.
  32. 제 31 항에 있어서, 상기 폴리실리콘층이 상기 제 2 주표면상에 직접적으로 형성되고, 상기 폴리실리콘막이 상기 폴리실리콘층상에 직접적으로 형성되는 것을 특징으로 하는 반도체 기판.
  33. 제 31 항에 있어서, 상기 폴리실리콘층이 0.05:10 의 유량의 농도비로 적어도 간접적으로 상기 제 2 주표면에 산화질소 및 실란을 인가함으로써 형성되는 것을 특징으로 하는 반도체 기판.
  34. 제 31 항에 있어서, 상기 폴리실리콘층과 상기 폴리실리콘막의 결합두께가 약 1㎛ 이상인 것을 특징으로 하는 반도체 기판.
  35. 제 9 항에 있어서, 상기 단계 (c)가, (c1) 상기 기판 및 상기 폴리실리콘막 사이에 폴리실리콘층을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 기판의 제조방법.
  36. 제 35 항에 있어서,상기 단계 (c1)가, (c1a) 상기 제 2 주표면상에 직접적으로 상기 폴리실리콘층을 형성하는 단계를 구비하고, 상기 단계 (b)가, (b1) 상기 폴리실리콘층상에 직접적으로 상기 폴리실리콘막을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 기판의 제조방법.
  37. 제 35 항에 있어서, 상기 단계 (c1)가, (c1a) 0.05:10의 유량의 농도비로 상기 제 2 주표면에 적어도 간접적으로 산화질소 및 실란을 인가함으로써 상기 폴리실리콘층을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 기판의 제조방법.
  38. 제 37 항에 있어서, 상기 단계 (c1a)가, 약 650℃의 온도에서 상기 제 2 주표면에 적어도 간접적으로 상기 산화질소 및 상기 실란을 인가하는 단계를 구비하는 것을 특징으로 하는 반도체 기판의 제조방법.
  39. 제 35 항에 있어서, 상기 폴리실리콘층과 상기 폴리실리콘막의 결합두께가 약 1㎛ 이상인 것을 특징으로 하는 반도체 기판의 제조방법.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100396890B1 (ko) * 2001-03-09 2003-09-03 삼성전자주식회사 고체 촬상 소자의 제조방법
JP2004327489A (ja) * 2003-04-21 2004-11-18 Shin Etsu Handotai Co Ltd シリコン単結晶ウェーハ及びその製造方法
JP4826993B2 (ja) * 2004-04-22 2011-11-30 信越半導体株式会社 ｐ型シリコン単結晶ウェーハの製造方法
US7045885B1 (en) * 2004-12-09 2006-05-16 Hewlett-Packard Development Company, L.P. Placement of absorbing material in a semiconductor device
JP5188673B2 (ja) 2005-06-09 2013-04-24 株式会社Ｓｕｍｃｏ Ｉｇｂｔ用のシリコンウェーハ及びその製造方法
JP4760729B2 (ja) 2006-02-21 2011-08-31 株式会社Ｓｕｍｃｏ Ｉｇｂｔ用のシリコン単結晶ウェーハ及びｉｇｂｔ用のシリコン単結晶ウェーハの製造方法
JP2010056316A (ja) * 2008-08-28 2010-03-11 Sumco Corp シリコンウェーハ及びその製造方法
JP5560546B2 (ja) * 2008-08-28 2014-07-30 株式会社Ｓｕｍｃｏ シリコンウェーハ及びその製造方法
JP2010114409A (ja) * 2008-10-10 2010-05-20 Sony Corp Ｓｏｉ基板とその製造方法、固体撮像装置とその製造方法、および撮像装置
CN107993941A (zh) * 2016-10-27 2018-05-04 北大方正集团有限公司 半导体金属引线的制造方法和半导体金属引线

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59186331A (ja) 1983-04-04 1984-10-23 モンサント・コンパニ− 半導体基質及び製法
JPH01235242A (ja) * 1988-03-15 1989-09-20 Fujitsu Ltd 半導体装置の製造方法
US5189508A (en) * 1988-03-30 1993-02-23 Nippon Steel Corporation Silicon wafer excelling in gettering ability and method for production thereof
DE4013929C2 (de) * 1989-05-02 1995-12-07 Toshiba Kawasaki Kk Verfahren zum Einbringen von Störstoffen in eine Halbleitermaterial-Schicht beim Herstellen eines Halbleiterbauelements und Anwendung des Verfahrens
US5170242A (en) * 1989-12-04 1992-12-08 Ramtron Corporation Reaction barrier for a multilayer structure in an integrated circuit
JP2774855B2 (ja) * 1990-03-23 1998-07-09 新日本製鐵株式会社 ゲッタリング効果増強シリコン基板及びその製造方法
JPH05286795A (ja) * 1992-04-07 1993-11-02 Nippon Steel Corp シリコン半導体基板
JPH06140410A (ja) 1992-10-22 1994-05-20 Nippon Semiconductor Kk 半導体装置の製造方法

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