KR19980085117A - 저전력 씨모스(cmos) 소자 제조방법 - Google Patents

Abstract

본 발명의 저전력 씨모스(CMOS) 소자 제조방법은, 액티브 영역에 실리사이드를 형성한 후 게이트 전극 측벽의 실리사이드화를 방지하기 위한 스페이서를 습식식각을 이용하여 제거하는 것이다.

Description

저전력 씨모스(CMOS) 소자 제조방법

본 발명은 씨모스(CMOS) 소자에 관한 것으로서, 특히 살리사이드 형성시 게이트와 소스/드레인영역간의 단락현상을 방지할 수 있는 저전력 씨모스(CMOS) 소자 제조방법에 관한 것이다.

액티브 영역을 실리사이드화하는 방법인 살리사이드(SALICIDE:Self ALigned siliCIDE)공정은 액티브 저항을 감소시켜 전체 소자의 성능을 향상시킬 수 있는 저전력화에 적합한 기술로서, 최근 소자의 고집적화에 의한 저전력화 추세에 따라 이미 양산단계에서도 사용되고 있다.

실제 액티브 영역의 시트(sheet) 저항은 공정에 따라 약간 차이가 있으나 보통 n+ 확산(diffusion)저항의 경우 약 60∼90Ω/sq이고, p+ 확산저항의 경우는 100∼150Ω/sq 정도이며, 이러한 저항은 소자의 성능을 향상시키는데 큰 장애요소로 작용하는데, 이를 상기 살리사이드 공정을 이용하는 경우 n+/p+ 확산저항영역을 실리사이드화하면 시트 저항은 각각정도로 크게 감소하여 이로인한 소자의 성능(속도)을 1.5 내지 3배 정도 향상시킬 수 있으며, 이러한 효과는 전원전압이 낮을수록 크다.

도 1 내지 도 3 은 이러한 살리사이드 기술을 이용한 종래의 씨모스 트랜지스터의 제조방법 중 일부를 도시한 것으로, 이를 참조하여 제조방법을 개략적으로 설명하면 다음과 같다.

먼저 도 1 에서는, 필드산화막(2)으로 분리되어 있는 액티브 영역에 게이트 산화막(3)과, 게이트 전극 패턴(4)을 형성하고, 상기 게이트 전극 패턴(4)을 마스크로 하여 불순물을 반도체 기판(1) 내에 이온주입함으로써 소스/드레인 영역을 형성하며, 상기 결과물의 전면에 소정의 두께로 산화막을 성장시킨 후 전면 에치백하여 상기 게이트 전극 패턴 측벽에 스페이서(5)를 형성하며, 상기 결과물의 전면에 Ti의 고융점금속막(6)을 형성한다.

이어서 도 2 및 도 3 에서는, 상기 고융점금속막을 열처리하여 실리사이드(6)를 형성한 후 미반응 고융점금속막을 제거하고, 계속하여 상기 결과물의 전면에 층간절연막(109)을 형성하고 선택적으로 식각하여 상기 소스/드레인 영역에 이르는 콘택을 형성한 후 화학,기계적 연마등을 이용하여 플러그(9)를 형성하며, 상기 결과물의 전면에 금속물질을 증착시키고 사진 및 식각공정을 이용하여 선택적으로 식각함으로써 금속배선층(10)을 형성한다.

상기와 같은 종래의 제조방법에 의하면, 앞서 설명한 바와 같이 액티브 영역의 시트 저항을 각각정도로 크게 감소시켜 이로인한 소자의 성능(속도)을 1.5 내지 3배 정도 향상시킬 수 있으나, 도 2 에서 볼 수 있듯이 상기 게이트 전극 패턴 측벽에 형성되는 스페이서 부분에서 실리사이드 침식(encroachment)이 일어나 게이트- 소스간 또는 게이트-드레인 간이 단락(short)되기 쉬우며, 이에따라 공정이 불안정하고 수율이 저하되는 문제점이 있다.

따라서 본 발명의 목적은 이와 같은 종래기술의 문제점을 해결하기 위하여, 실리사이드를 형성한 후 상기 게이트 전극 측벽에 형성되는 스페이서를 제거함으로써 상기 스페이서의 실리사이드 침식에 의한 게이트- 소스간 또는 게이트-드레인간 단락을 방지하여 공정을 안정화시키고 높은 수율을 확보할 수 있는 저전력 씨모스(CMOS) 소자 제조방법을 제공하는 데 있다.

상기 목적을 달성하기 위한 본 발명의 저전력 씨모스(CMOS) 소자 제조방법은, 게이트 전극과 소스/드레인 영역으로 이루어진 트랜지스터를 구비하는 씨모스(CMOS) 소자 제조방법에 있어서, 상기 게이트 전극 측벽에 스페이서를 형성하는 단계와; 상기 게이트 전극과 소스/드레인 영역 표면에 실리사이드를 형성하는 단계와; 상기 스페이서를 제거하는 단계; 를 포함하여 이루어진 것을 특징으로 한다.

도 1 내지 도 3 은 종래의 살리사이드(SALICIDE) 기술을 이용한 저전력 씨모스 소자(CMOS)의 제조공정을 도시한 단면도들.

도 4 내지 도 8 은 본 발명의 살리사이드(SALICIDE) 기술을 이용한 저전력 씨모스 소자(CMOS)의 제조공정을 도시한 단면도들.

도면의 주요 부분에 대한 부호의 설명

100 : 반도체 기판101 : 필드산화막

102 : 게이트 산화막103 : 게이트 전극

104 : 소스영역105 : 드레인 영역

106 : 스페이서 107 : 고융점 금속막

108 : 실리사이드109 : 층간절연막

110 : 플러그111 : 금속배선층

이하, 첨부도면을 참조하여 본 발명을 보다 상세히 설명하고자 한다.

먼저 도 4 에서는 반도체 기판(100)에 소자간을 분리하기 위한 필드산화막(101)을 형성하고, 상기 필드산화막(101) 사이의 액티브 영역에 게이트 산화막(102) 및 폴리실리콘층을 순차적층시킨 후 사진 및 식각공정을 이용하여 상기 폴리실리콘층과 게이트 산화막(102)을 선택적으로 식각하여 게이트 전극(103)을 형성한다. 그리고 상기 게이트 전극(103)을 마스크로 하여 상기 액티브 영역의 반도체 기판 내에 불순물을 이온주입하여 소스/드레인 영역(104,105)을 형성한다.

이어서 도 5 에서는 상기 결과물의 표면에 소정의 두께로 절연막을 증착시킨 후 전면 에치백하여 상기 게이트 전극(103) 측벽의 실리사이드화를 방지하기 위한 스페이서(106)을 형성하고, 계속하여 상기 결과물의 표면에 실리사이드를 형성하기 위한 고융점금속막(107)으로서 예를들면 Ti를 350∼400Å 정도의 두께로 증착시킨다. 여기서 상기 스페이서(106)를 이루는 절연막은 상기 필드산화막(101) 및 게이트 전극(103)을 이루는 폴리실리콘과의 식각선택비가 좋은 SiN 를 증착시킨 것이다.

이어서 도 6 에서는 상기 고융점금속막을 650℃에서 1차 가열하여 C49 구조의 불안정한 TiSix 실리사이드를 형성한 후 이어서 870℃에서 2차 가열하여 C54 구조의 안정된 TiSi₂실리사이드(108)를 형성한다.

이어서 도 7 에서는 황산(H₂SO₄) 용액으로 상기 스페이서와 미반응 고융점금속막을 제거한다.

이어서 도 8 에서는 통상의 배선공정을 실시하여 씨모스 소자를 완성한다.

여기서 미설명부호 109는 층간절연막이고, 110 은 플러그이며, 111은 금속배선층이다.

이상에서와 같이 본 발명에 의하면, 살리사이드 공정 진행 후 게이트 전극 측벽에 형성된 스페이서를 제거함으로써 종래의 상기 스페이서에 발생하는 실리사이드 침식문제를 해결할 수 있으며, 또한 이에따라 게이트와 소스/드레인 영역간의 단락을 방지하여 제조공정을 안정화시킴과 아울러 수율을 증가시킬 수 있는 효과가 있다.

Claims (6)

1. 게이트 전극과 소스/드레인 영역으로 이루어진 트랜지스터를 구비하는 씨모스(CMOS) 소자 제조방법에 있어서, 상기 게이트 전극 측벽에 스페이서를 형성하는 단계와; 상기 게이트 전극과 소스/드레인 영역 표면에 실리사이드를 형성하는 단계와; 상기 스페이서를 제거하는 단계;를 포함하여 이루어진 것을 특징으로 하는 저전력 씨모스(CMOS) 소자 제조방법.
2. 제 1 항에 있어서, 상기 스페이서는 폴리실리콘 및 산화막과의 식각선택비가 우수한 절연막으로 이루어진 것을 특징으로 하는 저전력 씨모스(CMOS) 소자 제조방법.
3. 제 1 항에 있어서, 상기 실리사이드는 TiSi₂임을 특징으로 하는 저전력 씨모스(CMOS) 소자 제조방법.
4. 제 1 항에 있어서, 상기 스페이서를 제거하는 단계는 습식식각에 의한 것임을 특징으로 하는 저전력 씨모스(CMOS) 소자 제조방법.
5. 제 2 항에 있어서, 상기 절연막은 SiN 임을 특징으로 하는 저전력 씨모스(CMOS) 소자 제조방법.
6. 제 4 항에 있어서, 상기 습식식각은 H₂SO₄용액을 이용한 것임을 특징으로 하는 저전력 씨모스(CMOS) 소자 제조방법.