KR19980084133A - Metal wiring structure of semiconductor device and manufacturing method thereof - Google Patents
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Abstract
본 발명은 반도체 소자의 금속 배선층의 전기적 특성을 향상시키는데 적당하도록한 반도체 소자의 금속 배선 구조 및 그의 제조 방법에 관한 것으로 그 구조는셀 트랜지스터가 형성된 반도체 기판상에 선택적으로 콘택홀을 갖고 형성된 제 1 평탄화용 절연층과,베리어 메탈을 포함하고 상기의 콘택홀내에 매립되는 금속 플러그층과,고융점 금속층,알루미늄층,반사방지막(ARC)으로 이루어져 상기 금속 플러그층과 상기 제 1 평탄화용 절연층상에 선택적으로 형성된 제 1 금속 배선층과,상기 제 1 금속 배선층상에 비아홀을 갖고 형성되는 제 2 평탄화용 절연층과,상기 제 2 평탄화용 절연층의 비아홀을 통하여 제 1 금속 배선층상에 형성된 제 2 금속 배선층을 포함하여 이루어진다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a metal wiring structure of a semiconductor device and a method of manufacturing the same, which is suitable for improving electrical characteristics of a metal wiring layer of a semiconductor device, the structure comprising: a first structure having a contact hole selectively formed on a semiconductor substrate on which a cell transistor is formed On the metal plug layer and the first planarization insulating layer, a planarization insulating layer, a barrier metal, and a metal plug layer embedded in the contact hole, a high melting point metal layer, an aluminum layer, and an antireflection film (ARC) are formed. A first metal interconnection layer selectively formed, a second planarization insulating layer formed with via holes on the first metal interconnection layer, and a second metal formed on the first metal interconnection layer through via holes in the second planarization insulation layer It comprises a wiring layer.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 금속 배선층의 전기적 특성을 향상시키는데 적당하도록한 반도체 소자의 금속 배선 구조 및 그의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a metal wiring structure of a semiconductor device and a method for manufacturing the same, which are suitable for improving electrical characteristics of a metal wiring layer.
일반적으로 알루미늄과 그 합금박막은 전기전도도가 높고, 건식 식각에 의한 패턴 형성이 용이하며 실리콘 산화막과의 접착성이 우수한 동시에 비교적 가격이 저렴하므로 반도체 회로의 배선 재료로서 널리 사용되어 왔다.In general, aluminum and its alloy thin films have been widely used as wiring materials for semiconductor circuits because of their high electrical conductivity, easy pattern formation by dry etching, good adhesion with silicon oxide films, and relatively low cost.
그러나 집적 회로의 집적도가 증가함에 따라 소자의 크기가 감소하고 배선이 미세화, 다층화되므로 토폴로지(Topology)를 갖는 부분이나 콘택이나 비아(Via)등의 접속홀 내부에서 단차피복성(Stepcoverage)이 중요하게 되었다.However, as the degree of integration of integrated circuits increases, the size of devices decreases and wiring becomes finer and multilayered. Therefore, step coverage is important in a part having a topology or inside a connection hole such as a contact or a via. It became.
금속 배선 형성 방법으로 스퍼터링(Sputtering)을 적용하면 상기와 같이 굴곡을 갖는 부분에서는 쉐도우 효과(Shadow Effect)에 의하여 부분적으로 배선막의 두께가 얇게 형성되며, 특히 종횡비가 1 이상인 접속홀에서 더욱 심각하게 나타난다.When sputtering is applied by the metal wiring forming method, the thickness of the wiring film is partially thinned due to the shadow effect in the curved portion as described above, especially in connection holes having an aspect ratio of 1 or more. .
따라서 이러한 물리적 증착방법 대신에 균일한 두께로 배선막을 증착할 수 있는 화학 기상 증착법이 도입되어 텅스텐막을 저압 화학 기상 증착법(LPCVD)으로 형성함으로서 단차피복성을 개선하는 연구가 진행되었으나 텅스텐 배선막은 알루미늄 배선막에 비하여 비저항(Resistivity)이 2배 이상 되므로 배선막으로서의 적용이 어렵다.Therefore, instead of the physical vapor deposition method, a chemical vapor deposition method capable of depositing a wiring film with a uniform thickness was introduced to form a tungsten film by low pressure chemical vapor deposition (LPCVD). Since resistivity is more than twice that of the film, application as a wiring film is difficult.
따라서 접속홀에 금속 플러그층을 형성하는 방법이 개발되고 있다.Therefore, a method of forming a metal plug layer in a connection hole has been developed.
이에 대하여 화학 기상 증착법으로 알루미늄을 위주로 하는 배선막을 형성하게 되면 단차피복성이 개선되는 동시에 사진식각(Lithography and Etch)공정 등 기존의 스퍼터링에 의한 알루미늄 배선막 기술의 주변 관련 공정과의 연속성을 유지할 수 있으므로 유리하다.On the other hand, forming aluminum-based wiring films by chemical vapor deposition improves the step coverage and maintains continuity with the surrounding processes of the existing aluminum wiring film technology by sputtering such as photolithography and etching. So it is advantageous.
DMAH(Dimethylalumiumhydride)나 DMEAA(Dimethylethylaminalane) 등의 소오스 가스를 이용하여 알루미늄 전도선을 형성하는 경우에 있어서도 절연막 위에서는 알루미늄막의 핵생성을 위한 인큐베이션(Incubation)시간이 길므로 전면증착을 위해서는 Ti/TiN 등의 베리어 물질을 콜리메이터(Collimator)를 이용한 스퍼터링이나 CVD법으로 형성하여 알루미늄막의 핵생성층으로서 적용할 필요가 있다.In case of forming aluminum conductive line using source gas such as DMAH (Dimethylalumiumhydride) or DMEAA (Dimethylethylaminalane), the incubation time for the nucleation of aluminum film is long on the insulating film. It is necessary to form a barrier material of a sputtering using a collimator or a CVD method and apply it as a nucleation layer of an aluminum film.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 금속 배선 공정에 관하여 설명하면 다음과 같다.Hereinafter, a metal wiring process of a semiconductor device of the prior art will be described with reference to the accompanying drawings.
도 1a내지 도 1g는 종래 기술의 반도체 소자의 금속 배선 공정 단면도이다.1A to 1G are cross-sectional views of a metal wiring process of a semiconductor device of the prior art.
종래 기술의 반도체 소자의 금속 배선 공정은 먼저, 도 1a에서와 같이, 셀트랜지스터등이 형성된 반도체 기판상에 절연층(1)을 형성하고 상기의 절연층(1)상에 BPSG(Boron Phosphorus Silicate Glass) 등을 이용한 제 1 평탄화용 절연층(2)을 형성한다.In the metal wiring process of the semiconductor device of the prior art, first, as shown in FIG. 1A, an insulating layer 1 is formed on a semiconductor substrate on which a cell transistor or the like is formed, and BPSG (Boron Phosphorus Silicate Glass) is formed on the insulating layer 1. ) And the first planarization insulating layer 2 is formed.
이어, 도 1b에서와 같이, 포토리소그래피 공정으로 상기의 제 1 평탄화용 절연층(2) 및 절연층(1)을 선택적으로 제거하여 금속 배선과 하부 전도층을 콘택시키기 위한 콘택홀(3)을 형성한다.Subsequently, as shown in FIG. 1B, the contact hole 3 for contacting the metal wiring and the lower conductive layer is selectively removed by selectively removing the first planarization insulating layer 2 and the insulating layer 1 by a photolithography process. Form.
그리고 도 1c에서와 같이, 상기의 콘택홀(3)을 포함하는 전면에 Ti층(4)과 TiN층(5)을 차례로 형성한다. 상기의 Ti층(4)과 TiN층(5)은 금속 배선의 전기적 특성을 향상시키기 위한 베리어층으로 사용되는 것이다.1C, a Ti layer 4 and a TiN layer 5 are sequentially formed on the entire surface including the contact hole 3. The Ti layer 4 and the TiN layer 5 are used as barrier layers to improve electrical characteristics of the metal wiring.
이어, 상기의 TiN층(5)상에 금속층(6)을 형성하고 도 1d에서와 같이, 에치백하여 콘택홀(3)에 완전 매립되는 금속 플러그층(7)을 형성한다.Subsequently, a metal layer 6 is formed on the TiN layer 5 and etched back to form a metal plug layer 7 completely embedded in the contact hole 3 as shown in FIG. 1D.
그리고 도 1e에서와 같이, 상기의 금속 플러그층(7)을 포함하는 TiN층(5)상에 알루미늄층(8)을 형성하고 상기의 알루미늄층(8)상에 ARC용 금속으로 이루어진 ARC층(9)을 형성한다. 상기의 ARC(Anti Reflective Coating)층(9)은 후속되는 포토리소그래피 공정을 이용한 패터닝시에 빛의 난반사를 막기위한 것이다.As shown in FIG. 1E, an aluminum layer 8 is formed on the TiN layer 5 including the metal plug layer 7, and an ARC layer made of ARC metal is formed on the aluminum layer 8. 9) form. The ARC (Anti Reflective Coating) layer 9 is intended to prevent diffuse reflection of light during patterning using a subsequent photolithography process.
이어, 금속 플러그층(7)을 통하여 하부 전도층에 연결되는 상기의 ARC층(9),알루미늄층(8) 그리고 TiN층(5),Ti층(4)을 포토리소그래피 공정으로 패터닝하여 제 1 금속 배선층(10)을 형성한다.Subsequently, the ARC layer 9, the aluminum layer 8, the TiN layer 5, and the Ti layer 4, which are connected to the lower conductive layer through the metal plug layer 7, are patterned by a photolithography process. The metal wiring layer 10 is formed.
그리고 도 1f에서와 같이, 상기의 패터닝되어진 제 1 금속 배선층(10)을 포함하는 전면에 평탄화용 절연층(10)을 형성하고 선택적으로 제거하여 상기의 제 1 금속 배선층(10)을 구성하는 ARC층(9)이 노출되도록 하여 와이어 본딩을 하기 위한 비아홀(11)을 형성한다.In addition, as shown in FIG. 1F, the planarization insulating layer 10 is formed on the entire surface including the patterned first metal wiring layer 10 and selectively removed to form the first metal wiring layer 10. The layer 9 is exposed to form a via hole 11 for wire bonding.
이어, 도 1g에서와 같이, 상기의 비아홀(11)을 이용한 와이어 본딩공정으로 제 2 금속 배선층(13)을 형성한다.Next, as shown in FIG. 1G, the second metal wiring layer 13 is formed by a wire bonding process using the via hole 11.
상기와 같은 종래 기술의 반도체 소자의 금속 배선 공정에 있어서는 금속 플러그층을 형성하기 위한 식각 공정에서 노출된 베리어 메탈(콘택홀 영역을 제외한 부분의)을 전부 제거하면 후속되는 공정에서 알루미늄층과 평탄화용 절연층을 구성하는 BPSG층간의 결합은 안정적으로 이루어지나 일레트로마이그레이션(Electromigration) 등의 특성이 나빠지는 문제점이 있다.In the metal wiring process of the semiconductor device of the prior art as described above, if all of the exposed barrier metal (except for the contact hole region) is removed in the etching process for forming the metal plug layer, the aluminum layer and the planarization layer are used in the subsequent process. The bonding between the BPSG layers constituting the insulating layer is made stable, but there is a problem that the characteristics such as electromigration (Electromigration) is deteriorated.
또한, 금속 플러그층을 형성하기 위한 식각 공정에서 노출된 베리어 메탈을 도 1d에서와 같이 제거하지 않으면 와이어 본딩 공정에서 도 1g의 확대 도면에서와 같이, 금속 배선에 가해지는 스트레스에 의해 BPSG층과 베리어 메탈층이 서로 들뜨는 현상이 발생하여 금속 배선의 신뢰성을 저하시키는 문제점이 있다.In addition, if the barrier metal exposed in the etching process for forming the metal plug layer is not removed as shown in FIG. 1D, the BPSG layer and the barrier may be caused by the stress applied to the metal wiring as shown in the enlarged view of FIG. 1G in the wire bonding process. The phenomenon that the metal layers are lifted up from each other occurs, which lowers the reliability of the metal wiring.
본 발명은 상기와 같은 종래 기술의 반도체 소자의 금속 배선 구조의 문제점을 해결하기 위하여 안출한 것으로, 금속 배선층의 전기적 특성을 향상시키는데 적당하도록한 반도체 소자의 금속 배선 구조 및 그의 제조 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the problems of the metal wiring structure of the semiconductor device of the prior art as described above, and provides a metal wiring structure of a semiconductor device and a manufacturing method thereof suitable for improving the electrical characteristics of the metal wiring layer. There is a purpose.
도 1a내지 도 1g는 종래 기술의 반도체 소자의 금속 배선 공정 단면도1A to 1G are cross-sectional views of a metal wiring process of a semiconductor device of the prior art.
도 2a내지 도 2g는 본 발명에 따른 반도체 소자의 금속 배선 공정 단면도2A to 2G are cross-sectional views of a metal wiring process of a semiconductor device according to the present invention.
*도면의 주요 부분에 대한 부호의 설명8* Explanation of symbols for the main parts of the drawing 8
19. 셀 트랜지스터20. 반도체 기판19. Cell Transistor 20. Semiconductor substrate
21. 절연층22. 제 1 평탄화용 절연층21. Insulation layer 22. First insulating layer for planarization
23. 콘택홀24. Ti층23. Contact hole 24. Ti layer
25. TiN층26. 금속층25.TiN layer Metal layer
27. 금속 플러그층28. 고융점(Refractory) 금속층27. Metal Plug Layer 28. Refractory metal layer
29. 알루미늄층30. 반사방지막(ARC)29. Aluminum layer 30. Anti-reflection film (ARC)
31. 제 1 금속 배선층32. 제 2 평탄화용 절연층31. First metal wiring layer 32. 2nd planarization insulating layer
33. 비아홀34. 제 2 금속 배선층33.Viahole 34. Second metal wiring layer
전기적 특성 및 신뢰성을 향상시키기 위한 본 발명의 반도체 소자의 금속 배선 구조는 셀 트랜지스터가 형성된 반도체 기판상에 선택적으로 콘택홀을 갖고 형성된 제 1 평탄화용 절연층과,베리어 메탈을 포함하고 상기의 콘택홀내에 매립되는 금속 플러그층과,고융점 금속층,알루미늄층,반사방지막(ARC)으로 이루어져 상기 금속 플러그층과 상기 제 1 평탄화용 절연층상에 선택적으로 형성된 제 1 금속 배선층과,상기 제 1 금속 배선층상에 비아홀을 갖고 형성되는 제 2 평탄화용 절연층과,상기 제 2 평탄화용 절연층의 비아홀을 통하여 제 1 금속 배선층상에 형성된 제 2 금속 배선층을 포함하여 구성되고, 본 발명의 반도체 소자의 금속 배선 형성 방법은 셀트랜지스터등이 형성된 반도체 기판상에 제 1 평탄화용 절연층을 형성하는 공정과,상기의 제 1 평탄화용 절연층을 선택적으로 제거하여 콘택홀을 형성하는 공정과,상기의 콘택홀을 포함하는 전면에 베리어 메탈층을 형성하고 그 베리어 메탈층상에 플러그 형성용 금속층을 형성하는 공정과,상기 베리어 메탈층과 플러그 형성용 금속층을 식각하여 금속 플러그층을 형성하는 공정과,상기의 금속 플러그층을 포함하는 제 1 평탄화용 절연층상에 고융점 금속층,알루미늄층,반사방지막(ARC)을 차례로 형성하는 공정과,상기의 반사방지막,알루미늄층 그리고 고융점 금속층을 선택적으로 제거하여 제 1 금속 배선층을 형성하는 공정과,상기 제 1 금속 배선층을 포함하는 전면에 제 2 평탄화용 절연층을 형성하고 선택적으로 제거하여 비아홀을 형성하는 공정과, 그리고 상기 제 1 금속 배선층상에 상기 비아홀을 통해 제 2 금속 배선층을 형성하는 공정을 포함하는 것을 포함하여 이루어지는 것을 특징으로 한다.The metallization structure of the semiconductor device of the present invention for improving electrical characteristics and reliability includes a first planarization insulating layer formed with a contact hole selectively on a semiconductor substrate on which a cell transistor is formed, and a barrier metal and the contact hole described above. A first metal wiring layer formed on the metal plug layer and the first planarization insulating layer, the metal plug layer embedded in the metal plug layer, a high melting point metal layer, an aluminum layer, and an anti-reflection film (ARC); and on the first metal wiring layer And a second planarization insulating layer having a via hole in the second planarization insulating layer, and a second metal interconnection layer formed on the first metal interconnection layer through the via hole of the second planarization insulation layer. The forming method includes forming a first planarization insulating layer on a semiconductor substrate on which a cell transistor and the like are formed, and the first planarization Forming a contact hole by selectively removing a fire insulating layer, forming a barrier metal layer on the entire surface including the contact hole and forming a plug forming metal layer on the barrier metal layer, and the barrier metal layer Forming a metal plug layer by etching the metal layer for forming a plug, and forming a high melting point metal layer, an aluminum layer, and an antireflection film (ARC) on the first planarization insulating layer including the metal plug layer. And selectively removing the anti-reflection film, the aluminum layer, and the high melting point metal layer to form a first metal wiring layer, and forming and selectively removing a second planarization insulating layer on the entire surface including the first metal wiring layer. Forming a via hole, and forming a second metal wiring layer on the first metal wiring layer through the via hole. Characterized in that comprises a.
이하, 첨부된 도면을 참고하여 본 발명의 반도체 소자의 금속 배선 구조 및 그의 형성 방법에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a metal wiring structure and a method of forming the semiconductor device of the present invention will be described in detail with reference to the accompanying drawings.
도 2a내지 도 2h는 본 발명에 따른 반도체 소자의 금속 배선 공정 단면도이다.2A to 2H are cross-sectional views of a metal wiring process of a semiconductor device according to the present invention.
본 발명의 반도체 소자의 금속 배선은 비아홀을 통한 와이어 본딩 공정에서 금속 배선과 평탄화용 절연층인 BPSG층의 들뜸 현상을 없앤 것으로 그 구조는 다음과 같다.The metal wiring of the semiconductor device of the present invention eliminates the lifting phenomenon of the metal wiring and the BPSG layer, which is an insulating layer for planarization, in the wire bonding process through the via hole, and the structure thereof is as follows.
셀 트랜지스터(19)의 일측 불순물 확산 영역 또는 그 일측 불순물 확산 영역에 콘택되는 금속 배선층 등의 전도성 영역들을 포함하는 전면에 선택적으로 콘택홀(23)을 갖고 형성되는 제 1 평탄화용 절연층(22)과, Ti층(24),TiN층(25)으로 이루어진 베리어 메탈을 포함하고 상기의 콘택홀(23)내에 매립되는 금속 플러그층(27)과, 고융점 금속층(28),알루미늄층(29),반사방지막(30)으로 이루어져 상기 금속 플러그층(27)을 통하여 전도성 영역에 선택적으로 콘택되는 제 1 금속 배선층(31)과,상기의 제 1 금속 배선층(31)을 포함하는 제 1 평탄화용 절연층(22)상에 비아홀(32)을 갖고 형성되는 제 2 평탄화용 절연층(31)과,상기 제 2 평탄화용 절연층(31)의 비아홀(32)을 통하여 제 1 금속 배선층(31)에 본딩되는 제 2 금속 배선층(34)을 포함하여 이루어진다.The first planarization insulating layer 22 formed with the contact hole 23 selectively on the entire surface of the cell transistor 19 including conductive regions such as a metal wiring layer contacted to one side impurity diffusion region or one side impurity diffusion region. And a metal plug layer 27 including a barrier metal composed of a Ti layer 24 and a TiN layer 25 and embedded in the contact hole 23, a high melting point metal layer 28, and an aluminum layer 29. A first planarization insulating layer comprising a first anti-reflection film 30 and a first metal wiring layer 31 selectively contacting a conductive region through the metal plug layer 27, and the first metal wiring layer 31. The second planarization insulating layer 31 formed with the via hole 32 on the layer 22, and the first metal wiring layer 31 through the via hole 32 of the second planarization insulating layer 31. And a second metal wiring layer 34 to be bonded.
상기와 같은 본 발명의 반도체 소자의 금속 배선은 베리어 메탈층을 콘택홀 내부에만 남도록하고 금속 배선을 형성하기 위한 최초의 금속층을 고용점 금속으로하여 평탄화용 절연층과 금속 배선층의 점착성 그리고 전기적인 특성을 좋게 한 것이다.The metal wiring of the semiconductor device of the present invention as described above has the barrier metal layer remaining only inside the contact hole and the first metal layer for forming the metal wiring is a solid solution metal, and the adhesion and electrical characteristics of the planarization insulating layer and the metal wiring layer are Would be good.
이와 같은 본 발명의 반도체 소자의 금속 배선 제조 공정은 다음과 같다.Such a metal wiring manufacturing process of the semiconductor element of this invention is as follows.
먼저, 도 2a에서와 같이, 셀 트랜지스터(19)등이 형성된 반도체 기판(20)상에 절연층(21)을 형성하고 상기의 절연층(21)상에 BPSG(Boron Phosphorus Silicate Glass) 등을 이용한 제 1 평탄화용 절연층(22)을 형성한다.First, as shown in FIG. 2A, an insulating layer 21 is formed on a semiconductor substrate 20 on which a cell transistor 19 or the like is formed, and BPSG (Boron Phosphorus Silicate Glass) is used on the insulating layer 21. The first planarization insulating layer 22 is formed.
이어, 도 2b에서와 같이, 포토리소그래피 공정으로 상기의 제 1 평탄화용 절연층(22) 및 절연층(21)을 선택적으로 제거하여 금속 배선과 하부 전도층을 콘택시키기 위한 콘택홀(23)을 형성한다.Next, as shown in FIG. 2B, the contact hole 23 for contacting the metal wiring and the lower conductive layer is selectively removed by selectively removing the first planarization insulating layer 22 and the insulating layer 21 by a photolithography process. Form.
그리고 도 3c에서와 같이, 상기의 콘택홀(23)을 포함하는 전면에 Ti층(24)과 TiN층(25)을 차례로 형성한다. 상기의 Ti층(24)과 TiN층(25)은 금속 배선의 전기적 특성을 향상시키기 위한 베리어층으로 사용되는 것이다.3C, the Ti layer 24 and the TiN layer 25 are sequentially formed on the entire surface including the contact hole 23. The Ti layer 24 and the TiN layer 25 are used as barrier layers to improve electrical characteristics of the metal wiring.
이어, 상기의 TiN층(25)상에 금속층(26)을 형성하고 도 2d에서와 같이, 에치백하여 콘택홀(23)에 완전 매립되는 금속 플러그층(27)을 형성한다. 이때, 상기의 콘택홀(23)내부의 Ti층(24),TiN층(25)을 제외한 노출된 Ti층(24),TiN층(25)을 모두 제거하여 제 1 평탄화용 절연층(22)을 노출시킨다.Subsequently, the metal layer 26 is formed on the TiN layer 25 and etched back to form a metal plug layer 27 completely embedded in the contact hole 23 as shown in FIG. 2D. At this time, the first planarization insulating layer 22 is removed by removing all of the exposed Ti layer 24 and the TiN layer 25 except for the Ti layer 24 and the TiN layer 25 in the contact hole 23. Expose
그리고 도 2e에서와 같이, 상기의 금속 플러그층(27)을 포함하는 제 1 평탄화용 절연층(22)상에 Mo 또는 Ta 등의 고융점 금속층(28)을 형성한다. 고융점 금속층(28)은 BPSG등으로 이루어진 제 1 평탄화용 절연층(22)과의 점착성이 좋고 일렉트로마이그레이션 특성이 우수하다. 이때, 상기의 고융점 금속층(28) 대신에 고융점 금속과 유사한 특성을 갖는 코발트,백금,니켈 등의 금속을 사용하는것도 가능하다.As shown in FIG. 2E, a high melting point metal layer 28 such as Mo or Ta is formed on the first planarization insulating layer 22 including the metal plug layer 27. The high melting point metal layer 28 has good adhesiveness with the first planarization insulating layer 22 made of BPSG or the like and is excellent in electromigration characteristics. At this time, instead of the high melting point metal layer 28, it is also possible to use a metal such as cobalt, platinum, nickel and the like having high properties similar to the high melting point metal.
이어, 상기의 고융점 금속층(Refractory Metal)(28)상에 알루미늄층(29)을 형성한다. 그리고 상기의 알루미늄층(29)상에 ARC용 금속으로 이루어진 반사방지막(30)을 형성한다. 상기의 반사방지막(ARC:Anti Reflective Coating)(30)은 후속되는 포토리소그래피 공정을 이용한 패터닝시에 빛의 난반사를 막기위한 것이다.Subsequently, an aluminum layer 29 is formed on the high melting point metal layer (Refractory Metal) 28. The anti-reflection film 30 made of ARC metal is formed on the aluminum layer 29. The anti-reflective coating (ARC) 30 is for preventing diffuse reflection of light during patterning using a subsequent photolithography process.
이어, 금속 플러그층(27)을 통하여 하부 전도층에 연결되는 상기의 반사방지막(30),알루미늄층(29) 그리고 고융점 금속층(28)을 포토리소그래피 공정으로 패터닝하여 제 1 금속 배선층(31)을 형성한다.Subsequently, the antireflection film 30, the aluminum layer 29, and the high melting point metal layer 28, which are connected to the lower conductive layer through the metal plug layer 27, are patterned by a photolithography process to form the first metal wiring layer 31. To form.
그리고 도 2f에서와 같이, 상기의 패터닝되어진 제 1 금속 배선층(31)을 포함하는 전면에 제 2 평탄화용 절연층(31)을 형성하고 선택적으로 제거하여 상기의 제 1 금속 배선층(31)을 구성하는 반사방지막(30)이 노출되도록 하여 와이어 본딩을 하기 위한 비아홀(32)을 형성한다.As shown in FIG. 2F, the second planarization insulating layer 31 is formed on the entire surface including the patterned first metal wiring layer 31 and selectively removed to form the first metal wiring layer 31. The anti-reflection film 30 is exposed to form a via hole 32 for wire bonding.
이어, 도 2g에서와 같이, 상기의 비아홀(32)을 이용한 와이어 본딩공정으로 제 2 금속 배선층(34)을 형성한다. 이때, 도 2g의 확대 도면에서와 같이, 와이어 본딩 공정시에 금속 배선에 스트레스가 가해져도 BPSG층과 고융점 금속층이 서로 점착성이 좋기 때문에 두 층이 서로 들뜨는 현상이 발생하지 않게된다.Next, as shown in FIG. 2G, the second metal wiring layer 34 is formed by a wire bonding process using the via hole 32. In this case, as shown in the enlarged view of FIG. 2G, even when stress is applied to the metal wires during the wire bonding process, the BPSG layer and the high melting point metal layer have good adhesion to each other, so that the two layers do not float.
이와 같은 본 발명의 반도체 소자의 금속 배선 구조 및 그의 제조 공정에 있어서는 금속 배선을 [고융점 금속 + 알루미늄층 + ARC층]의 구조로 형성하여 다음과 같은 효과가 있다.In such a metal wiring structure of the semiconductor element of the present invention and a manufacturing process thereof, the metal wiring is formed in the structure of [high melting point metal + aluminum layer + ARC layer] to have the following effects.
금속 배선이 형성되는 평탄화층 즉, BPSG층과의 점착성이 좋은 고융점 금속층을 형성하고 실제 전도선 역할을 하는 알루미늄층을 형성하기 때문에 후속되는 와이어 본딩 공정시에 금속 배선과 평탄화층이 서로 들뜨는 현상이 발생하지 않고 일렉트로마이그레이션 특성이 좋아 금속 배선의 신뢰성을 향상시키는 효과가 있다.The planarization layer in which the metal interconnection is formed, that is, the high melting point metal layer with good adhesion to the BPSG layer is formed and the aluminum layer serving as the actual conduction line is formed so that the metal interconnection and the planarization layer are lifted up during the subsequent wire bonding process. This does not occur and the electromigration characteristics are good, thereby improving the reliability of the metal wiring.
Claims (6)
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