KR100236071B1 - Interconnector of semiconductor device and method of forming the same - Google Patents
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Abstract
본 발명은 반도체 집적회로의 배선에 관한 것으로, 반도체 기판에 형성된 도전성 영역에 콘택되어 주(主)배선으로 사용되는 도전성 물질의 제1전도층과 상기 제1전도층상에 그와 다른 도전성 물질로 이루어진 제2전도층을 포함하여 이루어져 다음의 효과를 갖는다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to wiring of a semiconductor integrated circuit, comprising a first conductive layer of a conductive material which is contacted to a conductive region formed in a semiconductor substrate and used as a main wiring, and a different conductive material on the first conductive layer. Including the second conductive layer has the following effects.
첫째, 주배선상에 베리어층을 형성하므로 고저항 영역인 접속홀 배선 영역에서 도4에서와 같이 배선의 단면적이 증가하므로 베리어층을 하부에 형성하였을 경우에 발생하는 저항 증가 현상을 없애 금속 배선의 저항 특성을 향상시키는 효과가 있다.First, since the barrier layer is formed on the main wiring, the cross-sectional area of the wiring is increased in the connection hole wiring region, which is a high resistance region, as shown in FIG. 4, thereby eliminating the resistance increase that occurs when the barrier layer is formed at the bottom of the metal wiring resistance. There is an effect of improving the properties.
둘째, 베리어층을 주배선의 상측에 형성하여 ARC와 션트 패스의 역할을 하므로 공정을 단순화할 수 있다.Second, the barrier layer is formed on the main wiring to act as an ARC and a shunt pass, thereby simplifying the process.
물론, 베리어층의 형성 공정 역시 기존의 물리적 증착법으로 할 수 있으므로 공정을 단순화 할 수 있다.Of course, the process of forming the barrier layer can also be simplified by conventional physical vapor deposition.
셋째, 베리어층을 두껍게 형성하는 것이 가능하여 금속 배선의 일렉트로마이그레이션 특성을 좋게 할 수 있다.Third, it is possible to form the barrier layer thickly, so that the electromigration characteristics of the metal wiring can be improved.
Description
본 발명은 반도체 집적회로의 배선에 관한 것으로, 특히 주(主)배선층상에 베리어 물질로된 상부 션트 패스(Shunt path)층이 적층되는 배선 구조로 하여 배선의 저항과 신뢰성을 개선한 반도체 장치의 금속 배선 및 그의 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to wiring of semiconductor integrated circuits, and more particularly, to a wiring structure in which an upper shunt path layer made of a barrier material is stacked on a main wiring layer. A metal wiring and its formation method are related.
일반적으로 알루미늄과 그 합금박막은 전기전도도가 높고, 건식 식각에 의한 패턴 형성이 용이하며 실리콘 산화막과의 접착성이 우수한 동시에 비교적 가격이 저렴하므로 반도체 회로의 배선 재료로서 널리 사용되어 왔다.In general, aluminum and its alloy thin films have been widely used as wiring materials for semiconductor circuits because of their high electrical conductivity, easy pattern formation by dry etching, good adhesion with silicon oxide films, and relatively low cost.
그러나 집적 회로의 집적도가 증가함에 따라 소자의 크기가 감소하고 배선이 미세화, 다층화되므로 토폴로지(Topology)를 갖는 부분이나 콘택이나 바아(Via)등의 접속홀 내부에서 단차성피복성(Stepcoveage) 이 중요하게 되었다.However, as the degree of integration of integrated circuits increases, the size of devices decreases and wiring becomes finer and multilayered. Therefore, stepcoveage is important in a part having a topology or inside a connection hole such as a contact or a via. Was done.
금속 배선 형성 방법으로 스퍼터링(Sputtering)을 적용하면 상기와 같이 굴곡을 갖는 부분에서는 쉐도우 효과(Shadow Effect)에 의하여 부분적으로 배선막의 두께가 얇게 형성되며, 특히 종횡비가 1 이상인 접속홀에서 더욱 심각하게 나타난다.When sputtering is applied by the metal wiring forming method, the thickness of the wiring film is partially thinned due to the shadow effect in the curved portion as described above, especially in connection holes having an aspect ratio of 1 or more. .
따라서 이러한 물리적 증착방법 대신에 균일한 두께로 배선막을 증착할 수 있는 화학 기상 증착법이 도입되어 텅스텐막을 저압 화학 기상 증착법(LPCVD)으로 형성함으로서 단차피복성을 개선하는 연구가 진행되었으나 텅스텐 배선막은 알루미늄 배선막에 비하여 비저항(Resostivity)이 2배 이상 되므로 배선막으로서의 적용이 어렵다.Therefore, instead of the physical vapor deposition method, a chemical vapor deposition method capable of depositing a wiring film with a uniform thickness was introduced to form a tungsten film by low pressure chemical vapor deposition (LPCVD). Since the resistivity is more than twice that of the film, application as a wiring film is difficult.
따라서 접속홀에 매몰층(Plug)를 형성하는 방법이 개발되고 있다.Therefore, a method of forming a buried layer (Plug) in the connection hole has been developed.
이에 대하여 화학 기상 증착법으로 알루미늄을 위주로하는 배선막을 형성하게되면 단차피복성이 개선되는 동시에 사진식각(Lithography and Etch)공정 등 기존의 스퍼터링에 의한 알루미늄 배선막 기술의 주변 관련 공정과의 연속성을 유지할 수 있으므로 유리하다.On the other hand, the formation of an aluminum-based wiring film by chemical vapor deposition improves the step coverage and at the same time maintains the continuity with the surrounding processes of the aluminum wiring film technology by conventional sputtering, such as a lithography and etching process. So it is advantageous.
DMAH(Dimethy lalumiumhydride)나 DMEAA(Dimethylethylaminalane) 등의 소오스 가스를 이용하여 알루미늄 전도선을 형성하는 경우에 있어서도 절연막 위에서는 알루미늄막의 핵생성을 위한 인큐베이tus(Incubation)시간이 길므로 전면증착을 위해서는 Ti/TiN 등의 베리어 물질을 콜리메이터(Collimator)를 이용한 스퍼터링이나 CVD법으로 형성하여 알루미늄막의 핵생성층으로서 적용할 필요가 있다.Even in the case of forming aluminum conduction wire using source gas such as DMAH (Dimethy lalumiumhydride) or DMEAA (Dimethylethylaminalane), the incubation time for nucleation of aluminum film is long on the insulating film. Barrier materials, such as / TiN, need to be formed by sputtering using a collimator or by CVD and applied as a nucleation layer of an aluminum film.
이하, 첨부된 도면을 참고하여 종래 기술에 따른 반도체 장치의 금속 배선형성에 관하여 설명하면 다음과 같다.Hereinafter, metal wiring formation of a semiconductor device according to the related art will be described with reference to the accompanying drawings.
도1은 종래 기술의 금속 배선의 구조 단면도이다.1 is a structural sectional view of a metal wiring of the prior art.
종래 기술의 반도체 장치의 금속 배선은 실리콘 기판(1)상에 형성된 소오스/드레인등의 불순물 확산층 또는 금속 배선층등의 도전성 영역(2)과, 상기 도전성영역(2)상에 접속홀(4)을 갖고 전표면에 형성된 절연막(3)층과, 상기 접속홀(4)의 측면을 포함하는 도전성 영역(2)의 표면 그리고 절연막(3)층의 표면에 형성되는 제1전도층(5)과 상기 제1전도층(5)상의 제2전도층(6)으로 구성된다.The metal wiring of the semiconductor device of the prior art has a conductive region 2 such as an impurity diffusion layer such as a source / drain or a metal wiring layer formed on the silicon substrate 1 and a connection hole 4 on the conductive region 2. And an insulating film 3 layer formed on the entire surface, a first conductive layer 5 formed on the surface of the conductive region 2 including the side surface of the connection hole 4 and the surface of the insulating film 3 layer, and It consists of the 2nd conductive layer 6 on the 1st conductive layer 5.
이때, 상기의 제1전도층(5)은 주배선으로 사용되는 제2전도층(5)을 Cu나 알루미늄막을 사용하여 형성할 경우에 불순물 확산 방지와 핵생성층으로서의 역할을 하기위한 베리어층이다.In this case, the first conductive layer 5 is a barrier layer for preventing impurity diffusion and acting as a nucleation layer when the second conductive layer 5 used as the main wiring is formed using Cu or an aluminum film. .
이들과 같은 베리어층은 주(主)배선 물질이 실제 사용중에 신뢰성이 악화되어 SM(Stress migration)이나 EM(electromigration) 등의 현상에 의하여 파괴되므로서 더 이상 전도선으로서 작용할 수 없을 때 전류를 흐르게 할 수 있는 션트 패스(Shunt path )의 역할을 하게 된다.Barrier layers such as these cause current to flow when the main wiring material can no longer act as a conductive wire because it is deteriorated in actual use and destroyed by phenomena such as stress migration (SM) or electromigration (EM). It will act as a shunt path.
종래 기술의 반도체 장치의 금속 배선에 있어서 금속 배선(전도선)으로 알루미늄 또는 Cu 등을 사용할 경우에 불순물의 확산 방지와 핵생성층으로서의 역할을 위하여 접속홀을 형성한 후에 전도성을 갖는 베리어층을 반드시 형성하게되는데 이와같은 베리어층 형성에 있어서는 다음과 같은 문제점이 있다.In the case of using aluminum or Cu as the metal wiring (conduction wire) in the metal wiring of the semiconductor device of the prior art, a barrier layer having conductivity must be formed after the connection hole is formed for preventing diffusion of impurities and serving as a nucleation layer. However, there is a problem in forming such a barrier layer as follows.
접속홀의 밑면과 측면에서의 단차 피복성(Stepcoverage)을 확보하기 위하여콜리메이터 스퍼터링이나 CVD 공정을 적용해야 하므로 공정이 복잡하고 재현성 및 가공성이 떨어져 공정 진행상 매우 불리하다.The collimator sputtering or CVD process should be applied to secure the step coverage in the bottom and side of the connection hole, which is very disadvantageous in the process progress due to the complicated process, poor reproducibility and processability.
또한, 소자가 집적화되면 접속홀의 크기가 점차 감소하므로 전체 전도선의 단면적을 고려해보면 접속홀 부분에 있어서 베리어층이 차지하는 부피 비율의 증가가 커지는 것을 알수 있다.In addition, when the device is integrated, the size of the connection hole gradually decreases, and thus, considering the cross-sectional area of the entire conductive line, the increase in the volume ratio of the barrier layer in the connection hole portion increases.
이는 금속 배선의 저항 증가를 뜻하므로 그만큼 소자의 특성을 저하시키게 된다This means that the resistance of the metal wiring is increased, so the characteristics of the device are reduced.
본 발명은 상기와 같은 종래 기술의 반도체 장치의 금속 배선의 문제점을 해결하기 위하여 안출한 것으로, 주(主)배선층상에 베리어 물질로된 상부 션트 패스(Shunt path)층이 적층되는 배선 구조로 하여 배선의 저항과 신뢰성을 개선한 반도체 장치의 금속 배선 및 그의 제조 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the problems of the metal wiring of the semiconductor device of the prior art as described above, and has a wiring structure in which an upper shunt path layer made of a barrier material is stacked on the main wiring layer. SUMMARY OF THE INVENTION An object of the present invention is to provide a metal wiring of a semiconductor device and a method of manufacturing the same, which have improved wiring resistance and reliability.
도1은 종래 기술의 금속 배선의 구조 단면도1 is a structural cross-sectional view of a metal wiring of the prior art
도2는 본 발명에 따른 금속배선의 구조 단면도2 is a structural cross-sectional view of a metal wiring according to the present invention.
도3a 내지 도3d는 본 발명에 따른 금속 배선의 공정 단면도3A to 3D are cross sectional views of a metal wiring according to the present invention.
도4는 본 발명에 따른 금속 배선의 단면적 증가를 나타낸 구성도4 is a block diagram showing an increase in the cross-sectional area of the metal wiring according to the present invention;
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
21 : 실리콘 기판 22 : 도전성 영역21 silicon substrate 22 conductive region
23 : 절연막 24 : 접속홀23 insulating film 24 connection hole
25 : 제1전도층 26 : 제2전도층25: first conductive layer 26: second conductive layer
본 발명의 반도체 장치의 금속 배선은 반도체 기판에 형성된 도전성 영역에 콘택되어 주(主)배선으로 사용되는 도전성 물질의 제1전도층과 상기 제1전도층상에 그와 다른 도전성 물질로 이루어진 제2전도층을 포함하여 이루어지는 것을 특징으로 하고, 본 발명의 반도체 장치의 금속 배선 형성 방법은 반도체 기판에 도전성 영역을 형성하는 공정과, 상기 도전성 영역을 포함하는 전면에 절연막을 형성하는 공정과, 상기 절연막을 선택적으로 식각하여 상기 도전성 영역이 노출되도록 콘택홀을 형성하는 공정과, 상기 노출된 도전성 영역 그리고 콘택홀의 측면을 포함하는 절연막의 전면을 습식 또는 건식으로 표면 처리하여 그들의 표면에 미세 압자층을 형성하는 공정과 ; 상기 콘택홀이 완전 매립되도록 도전성 물질을 사용하여 절연막상에 제1전도층을 형성하는 공정과, 상기 제1전도층상에 또다른 도전성 물질을 사용하여 제2전도층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.The metal wiring of the semiconductor device of the present invention is the first conductive layer of a conductive material which is in contact with the conductive region formed on the semiconductor substrate and used as the main wiring, and the second conductive material made of a different conductive material on the first conductive layer. And a layer, wherein the metal wiring forming method of the semiconductor device of the present invention comprises the steps of forming a conductive region on a semiconductor substrate, forming an insulating film on the entire surface including the conductive region, and Selectively etching to form a contact hole to expose the conductive region, and wet or dry surface treatment of the entire surface of the insulating layer including the exposed conductive region and the side surface of the contact hole to form a fine indenter layer on their surface. Process; Forming a first conductive layer on an insulating film using a conductive material to completely fill the contact hole, and forming a second conductive layer using another conductive material on the first conductive layer. It is characterized by.
이하, 첨부된 도면을 참고하여 본 발명의 반도체 장치의 금속 배선에 관하여 상세히 설명하면 다음과 같다.Hereinafter, the metal wiring of the semiconductor device of the present invention will be described in detail with reference to the accompanying drawings.
도2는 본 발명에 따른 금속 배선의 구조 단면도이고, 도3a내지 도3d는 본 발명에 따른 금속 배선의 공정 단면도이다.2 is a structural cross-sectional view of a metal wiring according to the present invention, and FIGS. 3A to 3D are process cross-sectional views of the metal wiring according to the present invention.
본 발명의 금속 배선은 스퍼터링 등의 물리적 증착법이나 CVD 공정으로 형성한 주(主)배선의 표면에 베리어층을 형성한 것이다.The metal wiring of this invention forms a barrier layer on the surface of the main wiring formed by the physical vapor deposition method, such as sputtering, or a CVD process.
상기와 같은 본 발명의 반도체 장치의 금속 배선 구조는 도2에서와 같이, 실리콘 기판(21)상에 형성된 하층 금속 배선 또는 소오스/드레인의 불순물 확산 영역 등의 도전성 영역(22)과, 상기 도전성 영역(22)상에 접속홀(24)을 갖고 형성되는 절연막(23)과, 상기 접속홀(24)의 측면을 포합하는 절연막(23)의 전표면과 노출된 도전성 영역(22)상에 형성되는 C1-또는 Al의 미세입자층ⓐ과, 상기 미세입자층ⓐ이 형성된 도전성 영역(22)을 완전 매립하고 절연막(23)의 표면에 형성되는 제1전도층(25)과, 상기 제1전도층(25)상에 형성되는 제2전도층(26)으로 구성된다.As described above, the metal wiring structure of the semiconductor device of the present invention includes a conductive region 22 such as a lower metal wiring formed on the silicon substrate 21 or an impurity diffusion region of a source / drain, and the conductive region as shown in FIG. An insulating film 23 formed with a connection hole 24 on the 22 and an entire surface of the insulating film 23 including the side surfaces of the connection hole 24 and the exposed conductive region 22. The first conductive layer 25 formed on the surface of the insulating film 23 and the first conductive layer 25 formed by completely filling the C1 − or Al microparticle layer ⓐ, the conductive region 22 having the microparticle layer ⓐ formed thereon, and the first conductive layer 25. The second conductive layer 26 is formed on ().
상기와 같은 본 발명에 따른 반도체 장치의 금속 배선은 하부의 제1전도층(25)이 접속홀을 통하여 하층 금속 배선 또는 소오스/드레인의 불순물 확산 영역등의 도전성 영역에 직접 접속되고 베리어층으로 사용되는 상부의 제2전도층(26)은 션트 패스로서 상기의 제1전도층(25)상에 형성되는 구조이다.In the metal wiring of the semiconductor device according to the present invention as described above, the lower first conductive layer 25 is directly connected to a conductive region such as a lower metal wiring or an impurity diffusion region of a source / drain through a connection hole and used as a barrier layer. The upper second conductive layer 26 is formed on the first conductive layer 25 as a shunt pass.
상기와 같은 구조를 갖는 본 발명에 따른 반도체 장치의 금속 배선의 공정순서는 다음과 갈다.The process sequence of the metal wiring of the semiconductor device which concerns on this invention which has the above structure is as follows.
먼저, 도3a에서와 같이, 소오스/드레인의 불순물 확산 영역 또는 하층 금속배선 등의 도전성 영역(22)을 갖는 실리콘 기판(21)상에 실리콘 산화막 등의 절연막(23)을 형성한다.First, as shown in FIG. 3A, an insulating film 23 such as a silicon oxide film is formed on a silicon substrate 21 having a conductive region 22 such as a source / drain impurity diffusion region or a lower metal wiring.
그리고 상기의 절연막(23)을 선택적으로 식각하여 상기의 전도성 영역(22)이노출되도록 접속홀(24)을 형성한다.In addition, the insulating layer 23 is selectively etched to form a connection hole 24 to expose the conductive region 22.
이어, 도3b에서와 같이, 상기의 노출된 전도성 영역(22), 접속홀(24)의 측면을 포함하는 절연막(23)의 표면에 건식 또는 습식의 표면 처리를 한다.Next, as shown in FIG. 3B, a dry or wet surface treatment is performed on the surface of the insulating layer 23 including the exposed conductive regions 22 and the side surfaces of the connection holes 24.
이때의 건식 표면 처리는 Cl 플라즈마 또는 AlH3플라즈마를 이용하여 100℃~200℃ 온도 및 5 ∼ 15W의 조건으로 1분 이내의 표면 처리 공정을 전면에 실시하는 것을 포함한다.The dry surface treatment at this time includes performing a surface treatment process within 1 minute on the entire surface using a Cl plasma or an AlH 3 plasma under conditions of 100 ° C. to 200 ° C. temperature and 5 to 15 W.
그리고 습식 표면 처리는 Al 또는 Cu 등의 금속이 용해되어 있거나 희석된 HF 또는 HCl 등의 약산 또는 약 알카리 용액을 스프레이 열분해(Spray pyrolysis) 또는 침적법을 이용하여 표면 처리 하는 것을 포함한다.The wet surface treatment includes surface treatment of a weak acid or weak alkali solution such as HF or HCl in which a metal such as Al or Cu is dissolved or diluted using spray pyrolysis or deposition.
이때, 습식 표면 처리는 CuCl 또는 AlCl3를 포함하는 용액을 사용하여 표면처리를 하는것도 가능하다.In this case, the wet surface treatment may be performed using a solution containing CuCl or AlCl 3 .
상기와 같은 건식 또는 습식의 표면 처리에 의하여 상기의 노출된 전도성 영역(22), 접속홀(24)의 측면을 포함하는 절연막(23)의 표면에는 Cl-또는 Al 미세 입자층ⓐ이 형성된다.By the dry or wet surface treatment as described above, a Cl − or Al fine particle layer ⓐ is formed on the surface of the insulating layer 23 including the exposed conductive region 22 and the side surface of the connection hole 24.
금속 배선을 W, Al 이나 Cu와 같은 도전성 물질을 CVD 방법으로 형성하는 경우에는 절연막 위에서는 성장이 일어나지 않으므로 전도층뿐만이 아니라 실리콘 산화막과 같은 절연막위에서도 성장이 일어나도록하기 위해서는 접속홀을 형성하여 하부에 선택적으로 금속층이나 불순물 확산층과 같은 전도층을 노출시킨후 별도의 전도성 표면 처리 단계를 적용할 필요가 있다.In the case where the metal wiring is formed by conducting a CVD method on a conductive material such as W, Al, or Cu, growth does not occur on the insulating film. Alternatively, it is necessary to apply a separate conductive surface treatment step after exposing a conductive layer such as a metal layer or an impurity diffusion layer.
이어, 도3c에서와 같이, 상기 미세 입자층ⓐ이 형성된 전도성 영역(22)을 포함하는 전면에 도전성 물질을 스퍼터링과 같은 물리적 증착법 또는 저압 화학 기상 증착법등으로 제1전도층(25)을 형성한다.Next, as shown in FIG. 3C, the first conductive layer 25 is formed on the entire surface including the conductive region 22 having the fine particle layer ⓐ by physical vapor deposition such as sputtering or low pressure chemical vapor deposition.
이때, 상기의 제1전도층(25)을 형성하기 위한 도전성 물질로서는 Cu 또는 Ag 등의 저저항의 물질을 사용한다.At this time, a low resistance material such as Cu or Ag is used as the conductive material for forming the first conductive layer 25.
특히, CVD 공정에 의한 Al막을 사용할 경우에는 MOCVD 장치를 이용하는데 그 공정 조건은 다음과 같다.In particular, in the case of using an Al film by a CVD process, a MOCVD apparatus is used, and the process conditions are as follows.
유기금속소스가스로는 DMEAA (Dimethylethyamine alane) 즉, [(CH3)2(CH3CH2)]AlH3를 사용하고 압력은 0.5∼5torr, 유량은 100 ∼ 1000 sccm,온도는 130 ∼ 170℃가 되도록하여 형성한다.DMEAA (Dimethylethyamine alane), or [(CH 3 ) 2 (CH 3 CH 2 )] AlH 3, is used as the organometallic source gas. The pressure is 0.5 to 5 torr, the flow rate is 100 to 1000 sccm, and the temperature is 130 to 170 ° C. Form as much as possible.
이때, 유기금속소스가스는 버블러를 이용하여 캐리어 가스를 사용하여 장치내로 혼입시킨다.At this time, the organometallic source gas is mixed into the apparatus using a carrier gas using a bubbler.
그리고 CVD 공정에 의한 Cu막을 사용할 경우에는 소스가스로(hfac)Cu(TMVS)즉, hexa fluroacetylacetonate Cu trimethylvinylsilane와 같은 액체 소스나 Cu(hfac)2등과 같은 고체 소스를 사용하여 MOCVD로 형성한다.In the case of using the Cu film by the CVD process, it is formed by MOCVD using a liquid source such as hexaacroacetylacetonate Cu trimethylvinylsilane or a solid source such as Cu (hfac) 2 as the source gas (hfac) Cu (TMVS).
이어, 도3d에서와 같이, 상기 제1전도층(25)상에 베리어층으로서 Ti/TiN등의 전도성 물질을 스퍼터링 등의 물리적 증착법으로 100∼ 2000Å의 두께로 제2전도층(26)을 사용한다.3D, the second conductive layer 26 is used as the barrier layer on the first conductive layer 25 with a thickness of 100 to 2000 GPa by physical vapor deposition such as Ti / TiN as a barrier layer. do.
상기의 베리어층으로 사용되는 제2전도층(26)은 ARC와 션트 패스의 두가지역할을 하게된다.The second conductive layer 26 used as the barrier layer has two regions of ARC and shunt pass.
또한 베리어층은 제1전도층(25)이 알루미늄 또는 알루미늄 합금막인 경우에 표면 원자 이동을 감소시킨다.The barrier layer also reduces surface atom movement when the first conductive layer 25 is an aluminum or aluminum alloy film.
이후 감광막 마스크를 이용하여 선택적으로 제2전도층(26)과 제1전도층(25)을 차례로 식각하여 금속 배선의 패턴을 완성하게 된다.Thereafter, the second conductive layer 26 and the first conductive layer 25 are selectively etched sequentially using the photoresist mask to complete the pattern of the metal wiring.
상기와 같은 본 발명의 반도체 장치의 금속 배선은 베리어층을 주배선상에 형성한 것으로, 접속홀(24)과 같은 저항이 높은 배선 영역에서 베리어층을 배제하고 저저항의 도전 물질로만 접속홀(24)을 매립할 수 있으므로 금속 배선의 저항이 증가하는 것을 억제할 수 있다.The metal wiring of the semiconductor device of the present invention as described above is a barrier layer formed on the main wiring, and the barrier layer is removed from the wiring region having a high resistance such as the connection hole 24 and the connection hole 24 is made of only a low resistance conductive material. ) Can be buried so that the resistance of the metal wiring can be suppressed from increasing.
그리고 도전 물질상에 별도의 ARC(Anti-Reflective Coating)를 형성할 때 처럼 콜리메이터나 CVD 방법을 직용하지 않더라도 기존의 스퍼터링과 같은 물리적 증착법을 사용하여 비교적 두껍게 형성하므로서 션트 패스의 역할을 동시에 할 수 있다.And, even when a separate ARC (Anti-Reflective Coating) is formed on the conductive material, even though the collimator or CVD method is not used, the film can be formed relatively thick using the physical deposition method such as sputtering, and thus can serve as a shunt pass. .
본 발명의 반도체 장치의 금속 배선은 콘택이나 비아홀의 절연막과 노출된 하부 전도층을 건식 및 습식에 의한 표면 처리를 한후 도전성 물질을 사용하여 상부 전도층을 형성하고 그위에 베리어층을 형성하므로 다음과 같은 효과가 있다.In the metal wiring of the semiconductor device of the present invention, after the dry and wet surface treatment of the insulating layer of the contact or via hole and the exposed lower conductive layer by dry and wet, a conductive layer is used to form an upper conductive layer and a barrier layer is formed thereon. Same effect.
첫째, 주배선상에 베리어층을 형성하므로 고저항 영역인 접속홀 배선 영역에서 도 4에서와 같이 배선의 단면적이 증가하므로 베리어층을 하부에 형성하였을 경우에 발생하는 저항 증가 현상을 없애 금속 배선의 저항 특성을 향상시키는 효과가 있다.First, since the barrier layer is formed on the main wiring, the cross-sectional area of the wiring is increased in the connection hole wiring region, which is a high resistance region, as shown in FIG. 4, thereby eliminating the resistance increase that occurs when the barrier layer is formed at the bottom of the metal wiring. There is an effect of improving the properties.
둘째, 베리어층을 주배선의 상측에 형성하여 ARC와 션트 패스의 역할을 하므로 공정을 단순화할 수 있다.Second, the barrier layer is formed on the main wiring to act as an ARC and a shunt pass, thereby simplifying the process.
물론, 베리어층의 형성 공정 역시 기존의 물리적 증착법으로 할 수 있으므로 공정을 단순화할 수 있다.Of course, the process of forming the barrier layer can also be simplified by conventional physical vapor deposition.
셋째, 베리어층을 두껍게 형성하는 것이 가능하여 금속 배선의 일렉트로마이그레이션 특성을 좋게할 수 있다.Third, it is possible to form the barrier layer thickly and to improve the electromigration characteristics of the metal wiring.
Claims (17)
Priority Applications (1)
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|---|---|---|---|
| KR1019960052223A KR100236071B1 (en) | 1996-11-06 | 1996-11-06 | Interconnector of semiconductor device and method of forming the same |
Applications Claiming Priority (1)
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| KR1019960052223A KR100236071B1 (en) | 1996-11-06 | 1996-11-06 | Interconnector of semiconductor device and method of forming the same |
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Family Applications (1)
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| KR1019960052223A KR100236071B1 (en) | 1996-11-06 | 1996-11-06 | Interconnector of semiconductor device and method of forming the same |
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1996
- 1996-11-06 KR KR1019960052223A patent/KR100236071B1/en not_active IP Right Cessation
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| KR19980034235A (en) | 1998-08-05 |
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