KR19980076328A

KR19980076328A - 초기화 핀과 클럭 핀을 공유하는 반도체 장치

Info

Publication number: KR19980076328A
Application number: KR1019970013008A
Authority: KR
Inventors: 나종립
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-04-09
Filing date: 1997-04-09
Publication date: 1998-11-16
Also published as: KR100245557B1

Abstract

본 발명에 따른 반도체 장치는 외부로부터 발신 신호가 인가될 때 상기 발진 신호의 평균값을 출력하고, 제어 신호가 인가될 때 상기 제어 신호를 소정의 시간 지연시켜 출력하는 여과기와; 상기 여과기으로부터 출력되는 신호의 레벨과 기준 신호의 레벨을 비교하여, 그 결과에 따른 비교 신호를 출력하는 비교기와; 전원 전압 레벨의 상기 비교 신호가 인가될 때 소정의 시간 동안 접지 전압 레벨로 유지되는 초기화 신호를 발생하며, 상기 발진 신호를 입력받아 로우 전압 레벨로 유지된 상기 초기화 신호를 비활성화시키는 초기화 신호 발생 회로로 이루어져 있다.

Description

초기화 핀과 클럭 핀을 공유하는 반도체 장치.

본 발명은 반도체 장치에 관한 것으로서, 더 구체적으로는 클럭과 초기화(reset)를 사용하는 반도체 장치에 관한 것이다.

로직 제품들 중 클럭 신호와 초기화 신호를 사용하는 제품의 경우 이를 위한 발진 핀(oscillator pin)과 초기화 핀(reset pin)이 별도로 구비되어 있다. 대부분의 제품들은 여러개의 입출력이 필요한데, 도 1에 도시된 바와같이, 초기화 신호를 위한 1개의 초기화 핀을 할당해야 한다. 이때 핀 수가 많은 경우는 초기화 핀을 할당함에 따라 사용할 수 없는 핀이 있더라도 별로 문제가 되지 않으나 핀 수가 적은 경우에는 핀 손실이 상대적으로 큰 문제점이 생겼다.

따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 초기화 핀을 다른 핀과 동시에 사용하여 입출력 기능을 할 수 있는 핀을 추가로 얻으므로서 활용 가능한 핀 수를 늘릴 수 있는 반도체 장치를 제공하는 데 있다.

도 1은 종래 초기화 핀과 클럭 핀을 구비한 반도체 장치를 보여주는 블럭도;

도 2는 본 발명에 따른 반도체 장치를 보여주는 블럭도,

도 3은 본 발명에 따른 동작 타이밍도,

* 도면의 주요 부분에 대한 부호 설명 *

10 : 여과기 20 : 비교기

30 : 초기화 신호 발생 회로

상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 소정의 발진 주파수를 갖는 발진 신호를 발생하는 발진 수단과; 상기 발진 수단은 외부로부터 제 1 전압 레벨의 제어 신호가 인가될 때 비활성화됨과 아울러 상기 제어 신호의 위상을 반전시켜 출력하며; 상기 발신 신호가 인가될 때 상기 발진 신호의 평균값을 출력하고, 상기 제어 신호가 인가될 때 상기 제어 신호를 소정의 시간 지연시켜 출력하는 여과 수단과; 상기 여과 수단으로부터 출력되는 신호의 레벨과 기준 신호의 레벨을 비교하여, 그 결과에 따른 비교 신호를 출력하는 비교 수단과; 상기 비교 수단은 상기 여과 수단으로부터 출력되는 신호의 레벨이 상기 기준 신호의 레벨보다 높을 때 제 2 전압 레벨의 상기 비교 신호를 출력하고, 상기 여과 수단으로부터 출력되는 신호의 레벨이 상기 기준 신호의 레벨보다 높지 않을 때 제 1 전압 레벨의 상기 비교 신호를 출력하며; 제 2 전압 레벨의 상기 비교 신호가 인가될 때 소정의 시간 동안 제 1 전압 레벨로 유지되는 초기화 신호를 발생하며, 상기 발진 신호를 입력받아 소정의 시간 동안 제 1 전압 레벨로 유지된 상기 초기화 신호를 비활성화시키는 초기화 신호 발생 수단을 포함한다.

이 실시예에 있어서, 상기 제어 신호는 발진시 오픈 드레인 상태로 유지된다.

이 실시예에 있어서, 상기 여과 수단은, 상기 발진 수단의 출력 노드에 일 단자가 접속되는 저항과; 상기 저항의 타 단자와 접지 전압 사이에 접속되는 커패시터로 구성된다.

이 실시예에 있어서, 상기 비교 수단은, 상기 여과 수단의 출력 노드에 접속되는 비반전 입력 단자와, 상기 기준 신호가 인가되는 반전 단자 및, 상기 비교 신호의 출력을 위한 출력 단자를 갖는 차동 증폭기로 구성된다.

이 실시예에 있어서, 상기 초기화 신호 발생 수단은, 상기 발진 신호가 인가되는 클럭 단자 및, 상기 비교 신호가 인가되는 초기화 단자를 갖는 카운터와; 상기 카운터의 출력 단자에 접속되는 클럭 단자와, 전원 전압이 인가되는 입력 단자와, 상기 비교 신호가 인가되는 초기화 단자 및, 상기 초기화 신호의 출력을 위한 출력 단자를 갖는 D플립플롭으로 구성된다.

이와같은 장치에 의해서, 클럭 핀과 초기화 핀을 공유함으로써 반도체 장치에서 활용 가능한 핀수를 늘릴 수 있다.

이하 본 발명의 실시예에 따른 참조도면 도 2 내지 도 3에 의거하여 상세히 설명한다.

도 2에는 본 발명의 바람직한 실시예에 따른 반도체 장치의 구성을 보여주는 블록도가 도시되어 있다. 도 2에 도시된 본 발명에 따른 반도체 장치는 X1-X0 핀들 사이에 미도시된 저항과 크리스탈 등을 연결하게 되면 인버터(I1)가 증폭기(amplifier)로서 동작하여 발진(oscillation)을 시작하며, 그 결과로서 소정의 발진 주파수를 갖는 발진 신호(OSC)를 발생하게 된다. 그리고, 외부로부터 X1 핀으로 로우 레벨의 신호가 인가되는 동안은 발진이 이루어지지 않고 상기 인버터(I1)를 통해 하이 레벨의 신호가 출력된다. X1 핀으로 로우 레벨의 신호를 인가하기 위해, 도 2에된 바와같이, 트랜지스터(Q1)를 사용하여 외부 신호(S_IN)가 인가될 때 접지 전압(V_SS)이 인가되며 발진시에는 오프 드레인(open drain) 또는 플로팅(floatin) 상태로 유지된다.

여과기(filter) (10)는 상기 발신 신호(OSC)가 인가될 때 상기 발진 신호(OSC)의 평균값을 출력하고, 상기 인버터(I1)로부터 하이 레벨의 신호가 인가되면 이를 소정의 시간 지연시켜 출력한다. 상기 여과기(10)는 상기 인버터(I1)의 출력 단자에 일 단자가 접속된 저항(R1)과 상기 저항(R1)의 타 단자와 접지 전압(V_SS) 사이에 접속된 커패시터(C1)로 이루어져 있다. 그리고, 비교기(20)는 상기 여과기(10)로부터 출력되는 전압 레벨과 기준 전압(V_REF)의 레벨을 비교하여 그 결과에 따른 비교 신호(S_COMP)를 출력한다.

즉, 상기 여과기(20)로부터 출력되는 전압 레벨이 상기 기준 전압(V_REF)의 레벨보다 높을 때 하이 레벨의 상기 비교 신호(S_COMP)를 출력하고, 상기 여과기(20)로부터 출력되는 전압의 레벨이 상기 기준 전압(V_REF)의 레벨보다 높지 않을 때 로우 레벨의 상기 비교 신호(S_COMP)를 출력한다.

초기화 신호 발생 회로(30)는 하이 레벨의 상기 비교 신호(S_COMP)가 인가될 때 소정의 시간 동안 로우 레벨로 유지되는 초기화 신호()를 발생한다. 그리고, X0 핀으로부터 인가되는 상기 발진 신호(OSC)를 입력받아 소정의 시간 동안 로우 레벨로 유지된 상기 초기화 신호()를 비활성화시킨다. 상기 초기화 신호 발생 회로(30)는 상기 발진 신호(OSC)가 인가되는 클럭 단자(CLK) 및, 상기 비교 신호(S_COMP)가 인가되는 초기화 단자(RST)를 갖는 카운터(31)와, 상기 카운터(31)의 출력 단자에 접속되는 클럭 단자(CLK)와, 전원 전압(V_CC)이 인가되는 입력 단자(D)와, 상기 비교 신호(S_COMP)가 인가되는 초기화 단자(RST) 및, 상기 초기화 신호()의 출력을 위한 출력 단자(Q)를 갖는 D플립플롭(32)으로 이루어져 있다.

도 3에는 본 발명에 따른 동작 타이밍도가 도시되어 있다. 본 발명에 따른 동작은 도 2 내지 도 3에 의거하여 이하 설명될 것이다.

정상적으로 발진이 이루어지는 경우 저항(R1)과 커패시터(C1)로 구성된 여과기(10)에 의해서 인버터(I1)의 출력 전압이 평균값(전원 전압의 중간 전압으로서 2.5볼트)으로 변화되어 비교기(20)의 비반전 입력 단자(+)로 인가된다. 그러나, X1 핀으로 소정의 시간 동안 로우 레벨이 인가되면 X0 핀으로 하이 레벨이 인가되는데 이는 DC 성분으로 상기 여과기(10)의 영향을 받지 않고, 도 3에 도시된 바와같이, RC 시정수만큼 지연되어서 통과하게 된다.

상기 비교기(20)의 반전 입력 단자(-)에는 2.5볼트보다 높은 3볼트 정도의 기준 전압(V_REF)을 인가하면 정상적인 발진이 일어날 때 상기 비교기(20)로부터 로우 레벨의 비교 신호(S_COMP)가 출력된다. 따라서, D플립플롭(32)에 초기화 전압이 공급되지 않아 정상적인 상태 즉, D플립플롭(32)의 출력 단자(Q)에 하이 레벨이 유지되어 시스템(system)은 정상적으로 동작한다. 여기서, D플립플롭(32)의 출력 신호를 초기화 신호()로서 사용하는 시스템은 D플립플롭(32)의 출력 신호가 로우 레벨일 때 초기화된다고 가정한다.

그러나, 외부적으로 X1 핀에 로우 레벨이 인가되도록 하면 X0 핀이 하이 레벨이 되며, 이에 따라 비교기(20)의 비반전 입력 단자(+)에 하이 레벨이 공급된다. 따라서, 비교기(20)는 하이 레벨의 비교 신호(S_COMP)를 출력하며, 이로인해 D플립플롭(32)과 카운터(31)를 초기화시키게 된다. 이로써, D플립플롭(32)으로부터 로우 레벨의 초기화 신호()가 출력된다. 상기 카운터(31)는 상기 비교기(20)의 출력이 하이 레벨로 출력되면 일정 시간 동안 이 상태가 유지되도록 하기 위한 것이다. 즉, 이것은 초기화를 수행할 수 있는 충분한 시간을 만들어주기 위해서 이다.

잠시후, X1 핀으로 인가되는 신호가 오픈 드레인(또는 플로팅) 상태가 되면 정상적으로 발진이 다시 시작되지만 카운터(31)의 값이 미리 정해진 값까지 도달되기전 까지 D플립플롭(32)의 클럭 단자(CLK)로 로우 레벨이 인가되기 때문에 상기 D플립플롭(32)로부터 출력되는 초기화 신호()는 계속 로우 레벨로 유지된다. 카운터(31)가 미리 정해진 값(설계에 따라 다름)까지 도달하면 카운터(31)의 출력은 하이 레벨이 되고 D플립플롭(32)의 클럭 단자(CLK)로 상기 카운터(31)의 출력이 공급된다. 이로써, D플립플롭(32)의 입력 단자(D)로 전원 전압인 하이 레벨이 공급되어 초기화 신호()를 하이 레벨로 비활성화시킴으로써 시스템이 정상적인 동작을 수행하게 된다. 다시 시스템을 초기화시키기 위해서는 외부적으로 X1 핀으로 로우 레벨이 인가되어야만 한다. 여기서, 여과기(10)의 RC 시정수는 발진 주파수에 비해서 큰 값을 가져야 한다.

상기한 바와같이, 클럭 핀을 초기화 핀과 공유함으로써 반도체 장치의 활용 가능한 핀의 수를 늘릴 수 있다.

Claims

소정의 발진 주파수를 갖는 발진 신호를 발생하는 발진 수단과;

상기 발진 수단은 외부로부터 제 1 전압 레벨의 제어 신호가 인가될 때 비활성화됨과 아울러 상기 제어 신호의 위상을 반전시켜 출력하며;

상기 발신 신호가 인가될 때 상기 발진 신호의 평균값을 출력하고, 상기 제어 신호가 인가될 때 상기 제어 신호를 소정의 시간 지연시켜 출력하는 여과 수단과;

상기 여과 수단으로부터 출력되는 신호의 레벨과 기준 신호의 레벨을 비교하여, 그 결과에 따른 비교 신호를 출력하는 비교 수단과;

상기 비교 수단은 상기 여과 수단으로부터 출력되는 신호의 레벨이 상기 기준 신호의 레벨보다 높을 때 제 2 전압 레벨의 상기 비교 신호를 출력하고, 상기 여과 수단으로부터 출력되는 신호의 레벨이 상기 기준 신호의 레벨보다 높지 않을 때 제 1 전압 레벨의 상기 비교 신호를 출력하며;

제 2 전압 레벨의 상기 비교 신호가 인가될 때 소정의 시간 동안 제 1 전압 레벨로 유지되는 초기화 신호를 발생하며, 상기 발진 신호를 입력받아 소정의 시간 동안 제 1 전압 레벨로 유지된 상기 초기화 신호를 비활성화시키는 초기화 신호 발생 수단을 포함하는 반도체 장치.
제 1 항에 있어서,

상기 제어 신호는 발진시 오픈 드레인(open drain, 또는 floating state) 상태로 유지되는 반도체 장치.
제 1 항에 있어서,

상기 여과 수단은,

상기 발진 수단의 출력 노드에 일 단자가 접속되는 저항과;

상기 저항의 타 단자와 접지 전압 사이에 접속되는 커패시터로 구성되는 반도체 장치.
제 3 항에 있어서,

상기 비교 수단은,

상기 여과 수단의 출력 노드에 접속되는 비반전 입력 단자와, 상기 기준 신호가 인가되는 반전 단자 및, 상기 비교 신호의 출력을 위한 출력 단자를 갖는 차동 증폭기로 구성되는 반도체 장치.
제 4 항에 있어서,

상기 초기화 신호 발생 수단은,

상기 발진 신호가 인가되는 클럭 단자 및, 상기 비교 신호가 인가되는 초기화 단자를 갖는 카운터와;

상기 카운터의 출력 단자에 접속되는 클럭 단자와, 전원 전압이 인가되는 입력 단자와, 상기 비교 신호가 인가되는 초기화 단자 및, 상기 초기화 신호의 출력을 위한 출력 단자를 갖는 D플립플롭으로 구성되는 반도체 장치.