KR19980072977A - 비터비 복호기에서 상태 매트릭스 메모리 어드레싱 방법 - Google Patents
비터비 복호기에서 상태 매트릭스 메모리 어드레싱 방법 Download PDFInfo
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Abstract
본 발명은 비터비 복호기에서 상태 매트릭스 메모리 어드레싱 방법에 관한 것이다.
본 발명은 상태 매트릭스 메모리를 두개(짝수, 홀수)의 읽기 메모리와 쓰기 메모리로 분리시켜 구성하고, 하나의 어드레스 카운터에서 발생한 하나의 어드레스값에 의해 동시에 연속하는 2개의 어드레스를 갖는 읽기 메모리로 부터 데이타를 빠른 시간에 읽음으로써 ACS 연산을 빠르게 수행할 수 있고, 또한 쓰기 어드레싱도 하나의 카운터로 씀으로써 어드레스 카운터의 크기 및 갯수도 줄일 수 있는 것이다.
Description
본 발명은 비터비 복호기에서 ACS 연산수행에 필요한 상태 매트릭스 메모리 어드레싱 방법에 관한 것이다.
종래의 기술은 상태 메모리를 나누지 않았기 때문에 상태 메모리로 부터 상태값을 동시에 읽어 들일 수 없었다. 즉, 종래의 기술은 읽기 메모리에서 상태값을 2번 연속적으로 읽어들인 후 연산을 하였기 때문에 두개의 값이 모두 읽혀지기 까지 정확한 연산을 수행할 수 없었다. 이에 따라 종래기술은 실제 ACS 연산수행시간에 추가로 ACS 연산 수행을 위해 필요한 2개의 데이타값을 모두 읽을 때까지 걸리는 시간이 요구되었다. 또한, 종래의 기술은 읽기 및 쓰기 주소가 서로 다르기 때문에 어드레싱을 하기 위한 카운터가 읽기 및 쓰기용으로 각각 두개가 필요하며, 구속장이 K인 복호기에서 (K-1)비트의 카운터가 필요하였다.
따라서, 본 발명은 비터비 복호기의 핵심기능중 하나인 ACS(Add Compare Selection) 연산 을 수행함에 있어서, 두개의 ACS연산을 동시에 수행하여 연산시간을 줄이고, 메모리를 홀수 및 짝수로 분리함으로써 어드레스 카운터의 크기를 한 비트 줄일 수 있고, 하나의 어드레스 카운터를 이용하여 복잡한 제어장치 없이 읽기 및 쓰기 어드레싱에 같이 이용할 수 있는 상태 매트릭스 메모리 어드레싱 방법을 제공하는데 그 목적이 있다.
도 1은 본 발명의 상태 매트릭스 메모리 구성 방법 및 이를 이용한 메모리 어드레싱 방법을 설명하기 위한 블록도.
도면의 주요부분에 대한 부호설명
10 : 짝수 읽기 메모리20 : 홀수 읽기 메모리
30 : 짝수 쓰기 메모리 40 : 홀수 쓰기 메모리
50 : 어드레스 카운터
60 : 쓰기 메모리 선택 및 어드레싱 제어부
상기 목적을 달성하기 위한 비터비 복호기에서 상태 매트릭스 메모리 어드레싱 방법은, 상태 매트릭스 메모리를 하나는 어드레스의 최하위비트를 '0'으로 고정시키고 다른 하나는 최하위비트를 '1'로 고정시킨 두개의 읽기 메모리와 쓰기 메모리로 분리시켜 구성하고, 두개의 읽기 메모리에 저장된 데이타를 읽기 위해, 하나의 어드레스 카운터가 한번에 하나의 어드레스를 지정하여 동시에 2개의 연속하는 어드레스를 갖는 읽기 메모리로 부터 데이타를 읽고, 두개의 쓰기 메모리에 데이타를 저장하기 위해, 어드레스 카운터의 최하위비트를 상기 2개의 쓰기 메모리중 하나를 선택하는 선택자로 이용하여 그 최하위비트를 제외한 나머지 비트들에 '0' 또는 '1'을 최상위비트로 추가한 쓰기 어드레스 를 만드는 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면에 의거하여 상세히 설명하면 다음과 같다.
도 1은 본 발명에 따른 상태 매트릭스 메모리 구성 및 이를 이용한 메모리 어드레싱 방법을 설명하기 위한 구성도이다.
도 1에 도시된 바와 같이, 본 발명의 구성은, 어드레스의 최하위비트(LSB)를 접지(GND)로 묶은 짝수 읽기 메모리(10), 어드레스의 최하위비트를 전원으로 묶은 홀수 읽기 메모리(20), 어드레스의 최하위비트를 접지로 묶은 짝수 쓰기 메모리(30) 및 어드레스의 최하위비트를 전원으로 묶은 홀수 쓰기 메모리(40)로 나누어진 상태 매트릭스 메모리와, 그리고 상태 매트릭스 메모리의 주소를 지정하기 위해서 구속장이 K인 경우 (K-2)비트의 어드레스 카운터(50)와, 쓰기 메모리 선택 및 어드레싱 제어부(60)로 구성된다.
위에서 보는 바와 같이, 본 발명에서는 상태 매트릭스 메모리를 읽기 위한 짝수 메모리와 홀수 메모리로, 쓰기 위한 짝수 메모리와 홀수 메모리로 각각 나누어, 전체 4개의 메모리로 구성한다. 이때, 각 메모리들은 구속장을 K로 했을 때 2(K-1)개의 번지를 갖는다.
그리고 상술한 짝수 메모리(10, 30)는 최하위비트(LSB)에 해당하는 어드레스 단자를 항상 접지단자에 연결한 짝수번지만을 갖고, 홀수 메모리(20, 40)는 최하위비트에 해당하는 어드레스 단자를 항상 전원 단자에 연결한 홀수번지만을 갖는다.
즉, 짝수 메모리(10, 30)는 최하위비트가 '0' 으로 고정되고, 홀수 메모리(20, 40)는 최하위비트가 '1'로 고정되어 있다.
이와같은 구성에 따라 본 발명의 상태 매트릭스 메모리 어드레싱 방법을 설명한다.
읽기 어드레싱 방법을 설명하면 다음과 같다.
먼저 어드레스 카운터(50)는, 짝수 읽기 메모리(10)의 최하위비트가 '0' 으로 고정되고 홀수 읽기 메모리(20)의 최하위비트가 '1'로 고정되어 있으므로, 한번에 짝수 읽기 메모리(10)와 홀수 읽기 메모리(20)를 동시에 같은 값으로 두개의 주소를 지정한다. 결과적으로, 어드레스 카운터(50)는 동시에 ACS 연산을 수행하기 위해 필요한 2개의 번지, 즉 최하위비트가 서로 다른 2개의 번지를 두개의 메모리(10, 20)로 부터 읽어올 수 있게 된다.
상술한 바에 따라, 본 발명은 동시에 2개의 데이타를 읽어들임으로써 한개의 읽기 메모리를 사용했을 때 두개의 데이타가 모두 읽혀질 때까지 정확한 ACS 연산 수행이 불가능했던 문제점을 해결함으로써 ACS 연산 수행시간이 종래기술에 비해 보다 빠르다.
또한 본 발명은 읽기 메모리(10, 20)에서 고정된 최하위비트들을 접지 또는 전원으로 연결하므로써 어드레스 카운터(50)의 크기도 K-1 비트에서 K-2 비트로 줄일 수 있는 것이다.
그리고 2개의 ACS 연산값을 쓰기위한 어드레싱방법을 설명하면 다음과 같다.
쓰기 어드레싱을 위해서 상기에서 사용된 어드레스 카운터(50)를 그대로 사용한다.
메모리 선택 및 어드레싱 제어부(60)는, 2개의 ACS 연산 결과중 하나는 어드레스 카운터 (50)가 나타내는 값의 최하위비트(LSB)가 '0' 이면, 짝수 쓰기 메모리(30)를 선택하고, 다른 하나는 어드레스 카운터가 나타내는 값의 최하위비트가 '1'이면 홀수 쓰기 메모리(40)를 선택한다. 즉, 메모리 선택 및 어드레싱 제어부(60)는 어드레스 카운터의 최하위비트를 쓰기 메모리 선택자로 이용하고, 그 최하위비트를 제외한 나머지 비트들에 '0' 또는 '1'을 최상위비트로 추가한 값을 각 짝수 쓰기 메모리(30) 또는 홀수 쓰기 메모리(40)의 최종 쓰기 메모리의 어드레스로 만든다. 이렇게 만든 쓰기 메모리의 어드레스에 ACS 연산결과 를 저장한다. 상술한 바에 따라 본 발명은 하나의 어드레스 카운터를 복잡한 제어신호 없이 단순히 증가시켜 읽기와 쓰기 어드레싱에 함께 사용할 수 있도록 한다.
이상과 같은 본 발명은 다음과 같은 효과들을 갖는다.
첫째로 간단한 어드레스 제어에 의해 두개의 ACS연산을 동시에 수행하여 연산시간을 줄이고, 둘째로 메모리를 홀수 및 짝수로 분리함으로써 어드레스 카운터의 크기를 한 비트 줄일 수 있고, 세째로 하나의 어드레스 카운터를 이용하여 복잡한 제어장치 없이도 읽기 및 쓰기 어드레싱을 함께 수행할 수 있는 것이다.
Claims (1)
- 비터비 복호기에서 어드레스 카운터를 이용하여 상태 매트릭스 메모리에 어드레스를 지정하는 방법에 있어서,상기 상태 매트릭스 메모리를 하나는 어드레스의 최하위비트를 '0'으로 고정시키고 다른 하나는 최하위비트를 '1'로 고정시킨 두개의 읽기 메모리와 쓰기 메모리로 분리시키고,상기 두개의 읽기 메모리에 저장된 데이타를 읽기 위해, 하나의 어드레스 카운터가 한번에 하나의 어드레스 값을 상기 두개의 읽기 메모리에 지정하여 동시에 2개씩 연속되는 어드레스의 데이타를 읽고,상기 두개의 쓰기 메모리에 데이타를 저장하기 위해, 상기 어드레스 카운터의 최하위비트를 상기 2개의 쓰기 메모리중 하나를 선택하는 선택자로 이용하여 그 최하위비트를 제외한 나머지 비트들에 '0' 또는 '1'을 최상위비트로 추가한 쓰기 어드레스를 만드는 것을 특징으로 하는 비터비 복호기에서 상태 매트릭스 메모리 어드레싱 방법.
Priority Applications (1)
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|---|---|---|---|
| KR1019970008008A KR100237390B1 (ko) | 1997-03-10 | 1997-03-10 | 비터비 복호기에서 상태 매트릭스 메모리 어드레싱 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019970008008A KR100237390B1 (ko) | 1997-03-10 | 1997-03-10 | 비터비 복호기에서 상태 매트릭스 메모리 어드레싱 방법 |
Publications (2)
| Publication Number | Publication Date |
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| KR19980072977A true KR19980072977A (ko) | 1998-11-05 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019970008008A KR100237390B1 (ko) | 1997-03-10 | 1997-03-10 | 비터비 복호기에서 상태 매트릭스 메모리 어드레싱 방법 |
Country Status (1)
| Country | Link |
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| KR (1) | KR100237390B1 (ko) |
-
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- 1997-03-10 KR KR1019970008008A patent/KR100237390B1/ko not_active IP Right Cessation
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| KR100237390B1 (ko) | 2000-01-15 |
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