KR19980069831A - 반도체 기억 장치 - Google Patents
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Abstract
종래의 반도체 기억 장치에서는, 선택선을 저전위로 고정하는 경우, 메모리 어레이 내에 새롭게 Vss 전원선을 배치할 필요가 있어서, 낭비가 발생하는 문제가 있었다.
메모리 셀에 접속된 비트선쌍(21)에 접속되고, 비트선쌍(21)의 미소 전위를 증폭하는 센스 앰프(22)에 접속된 로우 전원선(24)과, 디코더(15)에 의해 선택되고 메모리 셀을 선택하는 선택선(16)과의 사이에 배치된 n형 트랜지스터(26)를 갖고, 선택선 활성화 신호 및 SA 활성화 신호를 입력으로 하는 제어 회로(27)를 구비하고, 제어 회로(27)의 출력은 N형 트랜지스터(26)의 게이트에 접속되어 N형 트랜지스터(26)를 제어한다.
Description
본 발명은 행 선택선 혹은 열 선택선의 단선 등이 발생한 경우에도, 확실하게 치환 선택선으로의 치환을 행할 수 있는 반도체 기억 장치에 관한 것이다.
도 7, 도 8은 종래의 반도체 기억 장치를 도시한 구성도이며, 도 7에서 참조 번호 1은 반도체 기억 장치, 2는 반도체 기억 장치(1)의 메모리 어레이, 3은 행 어드레스가 입력되는 행 디코더, 4는 스페어 행 디코더이다. 5는 열 어드레스가 입력되는 열 디코더, 6은 스페어 열 디코더이다. 7은 행 디코더(3)에 의해 선택되는 행 선택선, 8은 열 디코더(5)에 의해 선택되는 열 선택선이다. 9는 결함을 갖는 불량 열 선택선, 10은 스페어 열 디코더(6)에 의해 선택되고, 열 선택선(9)이 치환되는 치환 열 선택선이다. 11은 스페어 행 디코더(4)에 의해 선택되는 치환행 선택선이다.
도 7과 같이 구성된 반도체 기억 장치에 있어서는 행 선택선(7) 혹은 열 선택선(8)의 결함에 대응하기 위하여, 치환 열 선택선(10) 및 치환 행 선택선(11)이 설치되어 있다. 치환 열 선택선(10)이 선택되는 경우에는, 결함을 갖는 불량 열 선택선(9)은 비선택 상태 즉 로우 레벨로 유지된다. 그러나, 결함을 갖는 불량 열 선택선(9)이 도중에서 단선되어 있는 경우에는, 열 디코더(5)에서 로우 레벨로 유지하고자 하여도 플로팅되어 있는 부분이 하이 레벨 즉 선택 상태가 되는 것을 방지할 수 없었다. 또한, 플로팅이기 때문에 통상의 출하 검사로 검출할 수 없어서 특별한 검사가 필요하였다.
이것을 개량하기 위하여, 도 8과 같이 선택선을 Vss로 고정하는 수단을 설치하는 것이 고려되고 있다.
도 8에서, 참조 번호 2는 도 1과 동일한 것이다. 15는 선택선 활성화 신호에 의해 활성화되는 디코더, 16은 활성화된 디코더(15)에 의해 선택되는 선택선, 17은 결함을 갖는 불량 선택선, 18은 선택선(16)과 접지 전위 사이에 배치된 N형 트랜지스터, 19는 선택선 활성화 신호를 반전하여 N형 트랜지스터의 게이트에 출력하는 인버터이다.
도 8에서는 디코더(15)에 의해 구동되는 선택선(16)은 N형 트랜지스터(18)를 통하여 Vss에 접속되어 있고, N형 트랜지스터(18)는 인버터(19)를 통하여 선택 활성화 신호로 제어된다. 이에 따라, 선택선(16)이 비활성일 때에는 선택선(16)은 Vss에 접속되므로 결함을 갖는 불량 선택선(17)도 하이 레벨로 차지되는 것을 방지할 수 있다.
그러나, 도 8의 구성에서는 메모리 어레이(2)내에 새롭게 Vss 전원선을 배치할 필요가 있어서, 낭비가 발생하는 문제가 있었다.
본 발명은 이와 같은 종래의 반도체 기억 장치가 갖는 과제를 해결하기 위하여 이루어진 것으로, 메모리 어레이 내에 새로운 저전위 전원을 배치하는 일 없이, 선택선을 저전위로 고정하는 반도체 기억 장치를 얻는 것을 목적으로 한다.
또한, 선택선에 단선이 발생하여도, 오동작하는 일이 없는 반도체 기억 장치를 얻는 것을 제2의 목적으로 하고 있다.
본 발명에 관한 반도체 기억 장치에 있어서는, 제1신호에 의해 활성화되어 선택선을 선택하는 디코더와, 저전위 전원선 및 메모리 셀에 접속된 비트선에 접속됨과 동시에, 제2신호에 의해 활성화되어 비트선의 전위를 증폭하는 센스 앰프와, 이 센스 앰프에 접속된 저전위 전원선과 선택선과의 사이에 배치되고, 제1신호 및 제2신호의 어느 한쪽 또는 양쪽에 의해 제어되어, 선택선을 저전위로 고정하는 스위칭 소자를 구비한 것이다.
또한, 스위칭 소자를 제어하는 제어 회로를 구비하고, 제어 회로에는 제1신호와 제2신호가 입력된다.
또한, 제어 회로는 한쪽 입력에 제1신호, 다른쪽 입력에 제2신호의 반전 신호가 입력되어, 스위칭 소자로 출력하는 NOR 소자를 갖는다.
또한, 제어 회로는 센스 앰프가 활성화된 후, 소정 시간 후에 도통하는 스위칭 소자를 제어한다.
또, 제어 회로는 한쪽 입력에 제2신호, 다른쪽 입력에 제1신호의 지연 신호가 입력되는 AND 소자와, 한쪽 입력에 이 AND 소자의 출력의 반전 신호, 다른쪽 입력에 제1신호가 입력되어, 스위칭 소자에 출력하는 NOR 소자를 갖는다.
또한, 제1신호에 의해 활성화되어 선택선을 선택하는 디코더와, 선택선 상에 배치되고 선택선을 저전위로 고정하는 스위칭 소자를 구비하고, 선택선의 디코더와 반대측의 단부는 인접하는 선택선의 단부 상호간이 접속되어 있다.
도 1은 본 발명의 제1실시 형태에 의한 반도체 기억 장치를 도시한 구성도.
도 2는 본 발명의 제1실시 형태에 의한 반도체 기억 장치의 동작을 설명하기 위한 파형도.
도 3은 본 발명의 제1실시 형태에 의한 반도체 기억 장치의 제어 회로를 도시한 구성도.
도 4는 본 발명의 제2실시 형태에 의한 반도체 기억 장치를 도시한 구성도.
도 5는 본 발명의 제3실시 형태에 의한 제어 회로를 도시한 구성도.
도 6은 본 발명의 제3실시 형태에 의한 제어 회로의 동작을 설명하는 파형도.
도 7은 종래의 반도체 기억 장치를 도시한 구성도.
도 8은 종래의 반도체 기억 장치를 도시한 구성도.
*도면의 주요 부분에 대한 부호의 설명*
15: 디코더
16: 선택선
19: 인버터
21: 비트선쌍
22: 센스 앰프
24: 로우 전원선
26,31: N형 트랜지스터
27: 제어 회로
[제1실시 형태]
도 1은 본 발명의 제1실시 형태에 따른 반도체 기억 장치를 도시한 구성도이다.
도면에서, 참조 번호 15∼17은 도 8에 도시한 종래 장치와 동일한 것이고, 그 설명은 생략하지만, 선택선(16)은 컬럼 선택선인 열 선택선이고, 디코더(15)는 열 디코더이다. 21은 도시하지 않은 메모리 셀에 접속된 비트선쌍, 22는 비트선쌍(21)에 접속되고, 비트선쌍(21)의 미소 전위를 증폭하는 센스 앰프(이하 SA라 약칭한다), 23은 SA(22)에 접속된 하이 전원선, 24는 SA(22)에 접속된 로우 전원선, 25는 하이 전원선(23) 및 로우 전원선(24)에 접속되고, SA 활성화 신호에 의해 제어되는 SA 드라이버이다. 26은 선택선(16)과 로우 전원선(24) 사이에 배치된 N형 트랜지스터, 27은 선택선 활성화 신호 및 SA 활성화 신호를 입력으로 하고, N형 트랜지스터(26)를 제어하는 제어 회로, 28은 제어 회로(27)의 출력단을 가리키는 노드이고, N형 트랜지스터(26)의 게이트에 접속되어 있다.
도 2는 제1실시 형태에 의한 반도체 기억 장치의 동작을 설명하기 위한 파형도, 도 3은 제어 회로를 도시한 구성도이다.
도 3에서 참조 번호 29는 한쪽의 입력 단자에 SA 활성화 신호의 반전 신호를, 다른쪽 입력 단자에 선택선 활성화 신호가 입력되고, 출력을 노드(28)에 출력신호를 도출하는 NOR 소자이다.
이와 같이 구성된 반도체 기억 장치에서 선택선(16)은 디코더(15)에 접속되고, 선택선 활성화 신호가 하이 레벨이 되었을 때, 선택선(16)중 1개가 하이 레벨로 된다.
다음에, 도 2에 도시된 신호 파형에 따라서, 제1실시 형태에 의한 반도체 기억 장치의 동작을 설명한다. 반도체 기억 장치가 판독을 행할 때, SA 활성화 신호가 하이로 되고, 비트선쌍(21)의 미소 전위를 SA(22)에서 증폭한다. 이 때에는 대기중에 중간 전위로 되어 있던 하이 전원선(23), 로우 전원선(24)이 각각 Vcc 및 Vss로 변화한다. 선택선(16)은 그 후 1개만 하이 레벨로 되고, 판독 완료 후 로우 레벨로 된다. 이 때, 플로팅으로 되어 있는 불량 선택선(17)이 하이 레벨로 되면 2개 동시에 선택선이 선택되게 되므로, 판독 불량이 된다. 이것을 방지하기 위하여, 노드(28)는 도 2에 도시한 바와 같이 일정 기간 하이 레벨로 되고, 로우 전원선(24)과 불량 선택선(17)이 도 3에 도시한 제어 회로에 의해 N형 트랜지스터(26)를 통하여 접속되어, Vss가 통전된다.
제1실시 형태에서는 기존의 SA용 로우 전원선(24)을 사용하기 때문에, 메모리 어레이 내에 새로운 Vss 전원선을 설치할 필요가 없어, 집적도의 저하가 작다.
또한, 제1실시 형태에서는 선택선(16)을 영 선택선으로서 설명하였지만, 행 선택선으로 하여도 동일한 효과가 얻어진다.
[제2실시 형태]
도 4는 본 발명의 제2실시 형태에 의한 반도체 기억 장치를 도시한 구성도이다.
도면에서, 참조 번호 15∼17, 19는 도 8에 도시한 종래 기술과 동일한 것으로, 그 설명은 생략하지만, 제2실시 형태에서는 선택선(16)이 컬럼 선택선인 열 선택선이고, 디코더(15)는 열 디코더이다. 31은 선택선(16) 상에 배치되고, 게이트에 인버터(19)를 통하여 선택선 활성화 신호가 입력되는 N형 트랜지스터이다. 선택선(16)의 디코더(15)와 반대측의 단부는 인접하는 3개 선택선(16)의 단부 상호간이 접속되어 있다.
이와 같이 구성된 반도체 기억 장치에 있어서는, 디코더(15)에 접속된 선택선(16)은 선택선 활성화 신호가 하이 레벨로 되었을 때, 선택선(16) 중 1개가 하이레벨로 된다. 또한, 선택선(16)의 디코더(15)와 반대측의 단부는 인접하는 3개마다 단락되어 있어, 선택선(16)이 비활성일 때에는 선택선(16)이 3개마다 Vss로 이퀄라이즈되므로, 결함을 갖는 불량 선택선(17)도 정상적인 선택선(16)도 동일하게 Vss로 되어, 하이 레벨로 차지되는 것을 방지할 수 있다.
제2실시 형태에서는 Vss 전원선을 사용하지 않고, 선택선(16)끼리의 이퀄라이즈로 효과를 내기 때문에 집적도의 저하가 적다.
메모리 어레이 내의 복수 개소에서, 이 구성을 실시하는 것도 충분히 가능하다. 또한, 이퀄라이즈하는 단위는 3개를 예로서 들었지만, 다른 갯수로 하여도 하등 지장은 없다.
또한, 제2실시 형태에서 선택선(16)을 열 선택선으로서 설명하였지만, 행 선택선으로 하여도 동일한 효과가 얻어진다.
[제3실시 형태]
제3실시 형태는 제1실시 형태에 도시한 반도체 기억 장치 제어 회로의 다른 형태를 도시한 것으로, 도 1을 이용하여 설명한다. 도 5는 제3실시 형태에 의한 제어 회로를 도시한 구성도이다.
도면에서, 참조 번호 32는 선택선 활성화 신호를 지연하는 지연 회로, 33은 한쪽 단에 SA 활성화 신호, 다른쪽 단에 지연 회로(32)를 통하여 선택선 활성화 신호가 입력되는 AND 소자, 34는 한쪽단에 AND 소자(33)의 출력의 반전 신호, 다른쪽단에 선택선 활성화 신호가 입력되고, 노드(28)에 출력하는 NOR 소자이다.
도 6은 제3실시 형태에 의한 제어 회로의 동작을 설명하는 파형도이다.
이와 같이 구성된 제어 회로에서 노드(28)은 선택선 활성화 신호가 로우 레벨로 된 후, SA 활성화 신호가 로드 레벨로 될 때까지 하이 레벨이 된다. 이에 따라, 본래의 센스 동작 초기 단계에 선택선(16)이 로우 전원선(24)에 접속됨에 따라 발생하는 오동작을 방지할 수 있다.
본 발명은 이상 설명한 바와 같이 구성되어 있으므로, 이하에 도시한 바와 같은 효과를 갖는다.
제1신호에 의해 활성화되어 선택선을 선택하는 디코더와, 저전위 전원선 및 메모리 셀에 접속된 비트선에 접속됨과 동시에, 제2신호에 의해 활성화되어 비트선의 전위를 증폭하는 센스 앰프와, 이 센스 앰프에 접속된 저전위 전원선과 선택선과의 사이에 배치되고, 제1신호 및 제2신호의 어느 한쪽 또는 양쪽에 의해 제어되고, 선택선을 저전위로 고정하는 스위칭 소자를 구비하였기 때문에, 센스 앰프에 접속된 저전위 전원선을 이용하여, 여분의 배선을 설치하는 일 없이, 선택선을 저전위로 고정할 수 있다.
또한, 스위칭 소자를 제어하는 제어 회로를 구비하고, 제어 회로에서 제1신호와 제2신호가 입력되기 때문에, 센스 앰프와 디코더의 활성화 신호를 이용하여 스위칭 소자를 제어할 수 있다.
또한, 제어 회로는 한쪽 입력에 제1신호, 다른쪽 입력에 제2신호의 반전 신호가 입력되고, 스위칭 소자로 출력하는 NOR 소자를 갖기 때문에, 센스 앰프와 디코더의 활성화 신호를 이용하여 스위칭 소자를 제어할 수 있다.
또한, 제어 회로는 센스 앰프가 활성화 된 후, 소정 시간 후에 스위칭 소자가 도통하도록 제어하기 때문에, 센스 앰프의 동작 초기에 영향을 끼치는 일은 없다.
또한 제어 회로는 한쪽 입력에 제2신호, 다른쪽 입력에 제1신호의 지연 신호가 입력되는 AND 소자와, 한쪽 입력에 AND 소자의 출력의 반전 신호, 다른쪽 입력에 제1신호가 입력되고, 스위칭 소자로 출력하는 NOR 소자를 갖기 때문에, 센스 앰프가 활성화된 후, 소정 시간 후에 스위칭 소자를 도통시킬 수 있다.
Claims (2)
- 메모리 셀을 선택하도록 접속된 복수의 선택선을 갖는 반도체 기억 장치에 있어서,제1신호에 의해 활성화되어 상기 선택선을 선택하는 디코더와,저전위 전원선 및 메모리 셀에 접속된 비트선에 접속됨과 동시에, 제2신호에 의해 활성화되어 비트선의 전위를 증폭하는 센스 앰프와,상기 센스 앰프에 접속된 저전위 전원선과 선택선과의 사이에 배치되고, 제1신호 및 제2신호의 어느 한쪽 또는 양쪽에 의해 제어되어, 상기 선택선을 저전위로 고정하는 스위칭 소자를 구비한 것을 특징으로 하는 반도체 기억 장치.
- 메모리 셀을 선택하도록 접속된 복수의 선택선을 갖는 반도체 기억 장치에 있어서,제1신호에 의해 활성화되어 상기 선택선을 선택하는 디코더와,상기 선택선 상에 배치되고, 상기 선택선을 저전위로 고정하는 스위칭 소자를 구비하고,상기 선택선의 디코더와 반대측의 단부는, 인접하는 선택선의 단부 상호간이 접속되어 있는것을 특징으로 하는 반도체 기억 장치.
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20031205 Year of fee payment: 4 |
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| LAPS | Lapse due to unpaid annual fee |