KR19980069258A - 반도체장치의 콘택홀 형성방법 - Google Patents
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Abstract
반도체 기판상에 하부 금속 패턴을 형성하고, 상기 하부 금속 패턴상에 저유전 폴리머를 증착하여 층간 절연막을 형성하고, 상기 층간 절연막상에 캡핑 절연막을 형성하고, 상기 캡핑 절연막상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 하고 상기 하부 금속 패턴을 식각 저지층으로 하여 상기 층간 절연막과 상기 제1 캡핑 절연막을 차례로 식각함으로써 콘택홀을 형성하고, 상기 결과물 전면에 보호막을 증착하고, 상기 보호막을 이방성 식각하여 상기 콘택홀의 내측면에 스페이서(spacer)를 형성한 후, 상기 포토레지스트 패턴을 제거하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성 방법이 개시되며, 본 발명에 따르면 양호한 내측면 프로파일(profile)을 갖는 콘택홀을 얻을 수 있으므로 후속 공정에서 보이드(void)의 발생을 억제하여 신뢰성 높은 반도체 소자를 제조할 수 있다.
Description
본 발명은 반도체 장치의 콘택홀 형성 방법에 관한 것으로, 특히 균일한 내측면 프로파일을 갖는 반도체 장치의 콘택홀 형성 방법에 관한 것이다.
최근에는, 고집적 반도체 소자 및 고속 반도체 소자에 적합한 공정 기술로서 다층 금속 배선 기술이 널리 사용되고 있다. 다층 금속 배선을 형성하는 경우에는 하지막의 평탄도가 좋아야 후속 공정을 원활히 진행할 수 있다. 만약, 하지막의 표면이 불균일하거나 표면 상태가 불량한 경우에는 그 상부에 적층되는 금속층에 균열이 발생되어 후속 공정에서 결함을 유발하게 된다. 따라서 다층 금속 배선 공정에는 상부 금속층을 적층하기 전에 하지막의 표면을 평탄화하는 것이 중요하며, 이를 위해서는 평탄도 특성이 우수한 물질로 층간 절연막을 형성할 필요가 있다.
또, 고집적 반도체 장치에서는 금속 라인간의 간격이 좁아짐에 따라 기생 용량이 증대되고 이로 인해 신호 전달이 느려지거나 잡음이 발생하게 되므로, 이를 방지하기 위해서는 층간 절연막의 유전율이 낮아야 한다.
현재, 이러한 특성을 갖는 물질로서 저유전 유기계 폴리머가 각광받고 있다. 저유전 유기계 폴리머는 우수한 평탄도 특성을 갖는 동시에 낮은 유전 상수를 가지므로, 후속 공정에서 보이드의 발생을 억제하고 금속 라인간의 기생 용량도 최소화 할 수 있다.
그런데, 포토레지스트를 식각 마스크로 하여 층간 절연막을 식각하는 경우에는 포토레지트의 제거시에 층간 절연막의 구성 물질인 저유전 유기계 폴리머도 동시에 손상되는 문제가 있다. 즉, 포토레지스트 제거 공정은 대부분 플라즈마 산소 가스를 이용하여 수행되는데 이때, 저유전 유기계 폴리머는 플라즈마 산소 가스와 반응하여 이산화탄소(CO2) 가스를 발생하면서 손상된다.
도 1a 내지 도 1e는 종래의 콘택홀 형성 방법을 도시하는 단면도들이다.
도 1a는 반도체 기판(1)상에 하부 금속 패턴(2)과 제1 캡핑 절연막(3)이 형성된 결과를 도시한다.
먼저, 반도체 기판(1)상에 하부 금속 패턴(2)을 형성한다. 다음에, 상기 결과물 전면에 실리콘 산화막으로 제1 캡핑 절연막(3)을 형성한다.
도 1b는 층간 절연막(5)이 형성된 결과를 도시한다.
상기 층간 절연막(5)은 플레어(flare) 또는 benzocyclobutene(이하, BCB라 함)과 같은 저유전 폴리머를 스핀 코팅(spin coating) 및 화학 기상 증착 방법 중 어느 하나의 방법을 이용하여 형성한다.
도 1c는 상기 결과물상에 제2 캡핑 절연막(7)과 포토레지스트 패턴(9)을 형성한 결과를 도시한다.
먼저, 층간 절연막(5) 전면에 실리콘 산화막으로 제2 캡핑 절연막(7)을 증착한다.이어서 상기 제2 층간 절연막(5) 전면에 포토레지스트를 도포하고 콘택홀이 형성될 위치만이 개구되도록 패터닝하여 포토레지스트 패턴(9)을 형성한다.
도 1d는 콘택홀(10)을 형성한 결과를 도시한다.
상기 포토레지스트 패턴(9)을 식각 마스크로 하여 상기 제2 캡핑 절연막(7), 층간 절연막(5) 및 제1 캡핑 절연막(3)을 차례로 식각하여 상기 하부 금속 패턴(2)의 소정 영역을 노출시키는 콘택홀(10)을 형성한다. 이때, 상기 콘택홀의 내측면에는 저유전 폴리머로 이루어진 상기 층간 절연막(5)이 노출된다.
도 1e는 포토레지스트 패턴(9)을 제거한 결과를 도시한다.
플라즈마 산소 가스를 이용하여 상기 포토레지스트 패턴(9)을 제거한다. 이때, 상기 콘택홀(10)의 내측면에 노출된 저유전 폴리머는 플라즈마 산소 가스와 반응하여 이산화탄소(CO2)를 생성하면서 손상된다. 이로 인해, 상기 콘택홀(10)의 내측면 프로파일은 불균일해지고 후속 공정에서 보이드가 발생되므로 반도체 장치의 신뢰성이 저하된다.
본 발명의 기술적 과제는 균일한 내측면 프로파일을 갖는 반도체 장치의 콘택홀 형성 방법을 제공하는 것이다.
도 1a 내지 도 1e는 종래의 반도체 장치 콘택홀 형성 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 장치의 콘택홀 형성 방법을 설명하기 위한 단면도들이다.
본 발명의 기술적 과제를 달성하기 위해서 반도체 기판상에 하부 금속 패턴을 형성하고, 상기 하부 금속 패턴상에 저유전 폴리머를 증착하여 층간 절연막을 형성하고, 상기 층간 절연막상에 캡핑 절연막을 형성하고, 상기 캡핑 절연막상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 하여 상기 층간 절연막과 상기 캡핑 절연막을 차례로 식각함으로써 콘택홀을 형성하고, 상기 결과물 전면에 보호막을 증착하고, 상기 보호막을 이방성 식각하여 상기 콘택홀의 내측면에 스페이서(spacer)를 형성한 후, 상기 포토레지스트 패턴을 제거하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성 방법이 제공된다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
본 발명에서는 콘택홀의 내측면에 스페이서를 형성함으로써 저유전 폴리머로 이루어진 콘택홀의 내측면이 포토레지스트의 제거 공정시에 노출되지 않도록 하여 손상을 방지한다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 장치의 콘택홀 형성 방법을 설명하기 위하여 도시한 단면도들이다.
도 2a는 반도체 기판(11)상에 하부 금속 패턴(12)과 제1 캡핑 절연막(13)을 차례로 형성하는 단계를 도시한다.
먼저, 반도체 기판(11)상에 하부 금속 패턴(12)을 형성한다. 상기 하부 금속 패턴(12)은 불순물이 도핑된 폴리실리콘, 알루미늄, 티타늄, 질화 티타늄(TiN), 텅스텐, 텅스텐 실리사이드 또는 티타늄 실리사이드로 형성할 수 있다.
이어서, 상기 결과물 전면에 실리콘 산화막 또는 실리콘 질화막을 증착하여 제1 캡핑 절연막(13)을 형성한다. 상기 제1 캡핑 절연막(13)은 상기 하부 금속 패턴(12)과 후속 공정에서 형성되는 층간 절연막(15)의 접촉 특성을 향상시키기 위한 것으로서, 접촉 특성이 문제되지 않는 경우에는 상기 제 1 캡핑 절연막(13) 형성 공정은 생략할 수 있다.
도 2b는 층간 절연막(15)을 형성한 결과를 도시한다.
상기 제1 캡핑 절연막(13)상에 저유전 폴리머, 특히 유기계 폴리머로 층간 절연막(15)을 형성하는데, 예를 들어 플레어(flare) 또는 benzocyclobutene(이하, BCB라 함)을 스핀 코팅(spin coating) 및 화학 기상 증착 방법 중 어느 하나의 방법을 이용한다.
상기 저유전 폴리머는 우수한 평탄도 특성을 가지므로 후속 공정이 원활히 진행될 수 있으며, 동시에 낮은 유전율을 가지므로 기생 용량을 감소시킬 수 있다.
도 2c는 제2 캡핑 절연막(17) 및 포토레지스트 패턴(19)을 형성한 결과를 도시한다.
상기 층간 절연막(15)의 상부에 실리콘 산화막으로 이루어진 제2 캡핑 절연막(17)을 형성한다. 상기 제2 캡핑 절연막(17)은 저유전 폴리머로 이루어진 상기 층간 절연막(15)의 상부가 후속되는 포토레지스트 형성 공정에서 산소와 반응하여 손상되는 것을 방지하기 위한 것이다.
이어서, 상기 제2 캡핑 절연막(17) 전면에 포토레지스트를 도포한 후, 콘택홀(20)이 형성될 부분이 개구되도록 식각하여 포토레지스트 패턴(19)을 형성한다.
도 2d는 콘택홀(20)이 형성된 결과를 도시한다.
상기 포토레지스트 패턴(19)을 식각 마스크로 하고 상기 하부 금속 패턴(12)을 식각 저지층으로 하여 상기 제2 캡핑 절연막(17), 상기 층간 절연막(15) 및 상기 제1 캡핑 절연막(13)을 차례로 패터닝한다. 그 결과, 상기 하부 금속 패턴(12)의 소정 부위를 노출시키는 콘택홀(20)이 형성된다. 이때, 상기 콘택홀(20)의 내측면에는 저유전 폴리머로 이루어진 층간 절연막(15)이 노출된다.
도 2e는 보호막(21)이 형성된 결과를 도시한다.
상기 결과물의 전면에 실리콘 산화막 또는 실리콘 질화막을 증착하여 보호막(21)을 형성한다. 이때, 상기 보호막(21)은 상기 포토레지스트 패턴(19)이 연소되지 않을 정도의 온도 예컨대, 약 200℃ 이하의 저온에서 화학 기상 증착법으로 형성하는 것이 바람직하다.
도 2f는 스페이서(21a)를 형성한 결과를 도시한다.
상기 하부 금속 패턴(12)과 상기 포토레지스트 패턴(19)을 식각 저지층으로 하여상기 보호막(21)을 이방성 식각하면, 상기 콘택홀(20)의 내측면에는 스페이서(21a)가 형성된다. 상기 스페이서(21a)는 상기 콘택홀(20)의 내측면에 존재하는 저유전 폴리머가 외부와 접촉되는 것을 차단된다.
도 2g는 상기 포토레지스트 패턴(19)을 제거한 결과를 도시한다.
플라즈마 산소 가스를 이용하여 상기 포토레지스트 패턴(19)을 제거한다. 이때, 상기 콘택홀(20)의 내측면은 상기 스페이서(21a)에 의해 플라즈마 산소와의 접촉이 차단되므로 상기 포토레지스트 제거 공정시에 손상되지 않는다.
이어서, 도시되지는 않았으나, 상기 결과물상에 상부 금속을 증착하여 다층 금속 배선 공정을 수행할 수 있다.
따라서, 양호한 내측면 프로파일(profile)을 갖는 콘택홀을 얻을 수 있으며, 후속 공정에서 보이드(void)의 발생이 억제되어 신뢰성 높은 반도체 소자를 제조할 수 있다.
이상, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상의 범위내에서 당해 분야에서 통상의 지식을 가진 자에 의하여 다양하게 변형될 수 있다.
Claims (7)
- (a)반도체 기판상에 하부 금속 패턴을 형성하는 단계;(b)상기 하부 금속 패턴상에 저유전 폴리머를 증착하여 층간 절연막을 형성하는 단계;(c)상기 층간 절연막상에 제1 캡핑 절연막을 형성하는 단계;(d)상기 제1 캡핑 절연막상에 포토레지스트 패턴을 형성하는 단계;(e)상기 포토레지스트 패턴을 식각 마스크로 하고 상기 하부 금속 패턴을 식각 저지층으로 하여, 상기 층간 절연막과 상기 제1 캡핑 절연막을 차례로 식각함으로써 콘택홀을 형성하는 단계;(f)상기 결과물 전면에 보호막을 증착하는 단계;(g)상기 보호막을 이방성 식각하여 상기 콘택홀의 내측면에 스페이서(spacer)를 형성하는 단계; 및(h)상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.
- 제1항에 있어서, 상기 (a)단계의 하부 금속 패턴은 불순물이 도핑된 폴리실리콘, 알루미늄, 티타늄, 질화 티타늄(TiN), 텅스텐, 텅스텐 실리사이드 및 티타늄 실리사이드로 이루어진 군으로부터 선택된 적어도 하나 이상으로 형성되는 것을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.
- 제1항에 있어서, 상기 (b)단계의 층간 절연막은 유기계 폴리머로 형성하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.
- 제1항에 있어서, 상기 (c)단계의 제1 캡핑 절연막은 실리콘 산화막으로 형성되는 것을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.
- 제1항에 있어서, 상기 (f)단계의 보호막은 실리콘 산화막 및 실리콘 질화막으로 이루어진 군으로부터 선택된 적어도 하나 이상으로 형성되는 것을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.
- 제1항에 있어서, 상기 (a)와 (b)단계 사이에 제2 캡핑 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.
- 제6항에 있어서, 상기 제2 캡핑 절연막은 실리콘 산화막 및 실리콘 질화막으로 이루어진 군으로부터 선택된 적어도 하나 이상으로 형성되는 것을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.
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