KR19980066010A - 자동 이득 제어회로 - Google Patents
자동 이득 제어회로 Download PDFInfo
- Publication number
- KR19980066010A KR19980066010A KR1019970001311A KR19970001311A KR19980066010A KR 19980066010 A KR19980066010 A KR 19980066010A KR 1019970001311 A KR1019970001311 A KR 1019970001311A KR 19970001311 A KR19970001311 A KR 19970001311A KR 19980066010 A KR19980066010 A KR 19980066010A
- Authority
- KR
- South Korea
- Prior art keywords
- level
- video signal
- sync
- agc
- sample hold
- Prior art date
Links
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 claims abstract description 20
- 238000005070 sampling Methods 0.000 claims abstract description 6
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000010561 standard procedure Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
- H03G3/3089—Control of digital or coded signals
Landscapes
- Television Receiver Circuits (AREA)
Abstract
디지털 영상 처리 시스템에 적합한 자동 이득 제어 회로에 관한 것이다.
본 발명에 따른 AGC회로는 디지털 변환된 비디오 신호에서 싱크 부분의 레벨을 샘플홀드하는 제1샘플홀드부, 디지털 변환된 비디오 신호에서 페데스탈 레벨을 샘플홀드하는 제2샘플홀드부, 상기 제1샘플홀드부에서 제공되는 싱크 레벨과 제2샘플홀드부에서 제공되는 페데스탈 레벨을 감산한 결과를 출력하는 감산기, 상기 감산기에서 제공되는 차값를 정규의 싱크레벨과 정규의 페데스탈 레벨과의 차값으로 나눈 결과를 출력하는 제산기; 상기 제산기에서 제공되는 값와 정규의 싱크 레벨를 승산한 결과 AGC계수로서 출력하는 제1승산기; 상기 제1승산기에서 제공되는 AGC계수를 디지털 변환된 비디오 신호에 승산한 결과를 자동 이득 제어된 비디오 신호로서 출력하는 제2승산기 및 수평 동기 신호및를 입력하여 상기 제1샘플홀드부에 소요되는 싱크 팀 펄스와 상기 제2샘플홀드부에서 소요되는 AGC 게이트 펄스
Description
본 발명은 영상 신호의 레벨을 일정하게 유지하는 자동 이득 제어 회로에 관한 것으로서 특히 디지털 영상 처리 시스템에 적합한 장치에 관한 것이다.
자동 이득 제어 회로(Automatic Gain Control circuit; 이하 AGC라 함)는 신호 전파가 강하게 들어올 때는 자동적으로 이득을 낮추고 신호 전파가 약하게 들어올 때는 자동적으로 이득을 높여서 항상 안정되고 균일한 화면이 나타날 수 있도록 하는 장치이다.
종래의 AGC 회로는 아날로그 회로로 구성되어 있었다. 따라서, 디지털 영상 처리 시스템을 꾸밀 때에도 별도의 아날로그 회로인 AGC회로를 구비하여야 하기 때문에 시스템 구성이 어렵고, 시스템의 가격 상승요인이 되는 문제점이 있다.
본 발명은 상기의 문제점을 해결하기 위하여 안출된 것으로서 디지털 영상 처리 시스템에 적합한 디지털 로직에 의해 구현되는 AGC 회로를 제공하는 것을 그 목적으로 한다.
도 1은 본 발명에 따른 자동 이득 제어 회로의 구성을 보이는 블록도이다.
도 2는 도 1에 도시된 타이밍 발생부에서 발생된 싱크 팀 펄스및 AGC 게이트 펄스의 타이밍을 보이는 도면이다.
상기의 목적을 달성하는 본 발명에 따른 AGC회로는 비디오 신호의 싱크 팁 기간을 나타내는 싱크 팀 펄스에 응답하여 디지털 변환된 비디오 신호에서 싱크 부분의 레벨을 샘플홀드하는 제1샘플홀드부, 비디오 신호의 페데스탈 기간을 나타내는 AGC 게이트 펄스에 응답하여 디지털 변환된 비디오 신호에서 페데스탈 레벨을 샘플홀드하는 제2샘플홀드부, 상기 제1샘플홀드부에서 제공되는 싱크 레벨과 제2샘플홀드부에서 제공되는 페데스탈 레벨을 감산한 결과를 출력하는 감산기, 상기 감산기에서 제공되는 차값를 정규의 싱크레벨과 정규의 페데스탈 레벨과의 차값으로 나눈 결과를 출력하는 제산기, 상기 제산기에서 제공되는 값와 정규의 싱크 레벨를 승산한 결과 AGC계수로서 출력하는 제1승산기, 상기 제1승산기에서 제공되는 AGC계수를 디지털 변환된 비디오 신호에 승산한 결과를 자동 이득 제어된 비디오 신호로서 출력하는 제2승산기 및 수평 동기 신호및를 입력하여 상기 제1샘플홀드부에 소요되는 싱크 팀 펄스와 상기 제2샘플홀드부에서 소요되는 AGC 게이트 펄스를 발생하는 타이밍 발생부를 포함함을 특징으로 한다. 이하 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 1은 본 발명에 따른 AGC회로의 구성을 보이는 블록도이다. 도 1에 도시된 장치는 제1샘플홀드부(10), 제2샘플홀드부(12), 감산기(14), 제산기(16), 제1승산기(18), 기준 싱크레벨 설정부(20), 제2승산기(22), 타이밍 발생부(24)를 포함한다.
제1샘플홀드부(10)는 디지털 변환된 영상 신호에서 싱크 부분의 레벨을 샘플홀드한다. 제2샘플홀드부(12)는 디지털 변환된 영상 신호에서 페데스탈(pedestal)부분의 레벨을 샘플홀드한다.
감산기(14)는 제1샘플홀드부(10)에서 제공되는 싱크 레벨과 제2샘플홀드부(12)에서 제공되는 페데스탈 레벨을 감산한 결과를 출력한다.
제산기(16)는 감산기(14)에서 제공되는 차값를 정규의 싱크레벨과 정규의 페데스탈 레벨과의 차값으로 나눈다. 여기서, 정규의 싱크레벨및 정규의 페데스탈 레벨은 예를 들면 EIA RS-170A에 준거한 표준 방식 규격을 말한다. 참고로 EIA RS-170A에 있어서 정규의 페데스탈 레벨은 0 IRE(0.286V)이고, 정규의 싱크레벨은 -40 IRE(0V)이다.
제1승산기(18)는 제산기(16)에서 제공되는 값와 기준 싱크레벨 설정부(20)에서 설정된 정규의 싱크 레벨를 승산한 결과 AGC계수로서 출력한다.
제2승산기(22)는 제1승산기(18)에서 제공되는 AGC계수를 디지털 변환된 영상 신호에 승산한 결과를 출력한다.
타이밍 발생부(24)는 수평 동기 신호및를 입력하여 제1샘플홀드부(10)에 소요되는 싱크 팀 펄스와 제2샘플홀드부(12)에서 소요되는 AGC 게이트 펄스를 발생한다. 여기서, 싱크 팀 펄스는 싱크 팁 기간을 나타내는 펄스 신호이고, AGC 게이트 펄스는 버스트 신호와 비디오 사이의 기간을 나타내는 펄스 신호이다.
도 1에 도시된 장치의 동작을 상세히 설명한다.
입력되는 아날로그 비디오 신호는 아날로그/디지털 변환기(26)에서 디지털 비디오 데이터로 변환된다. 또한, 타이밍 발생부(24)는 수평 동기 신호및를 입력하여 제1샘플홀드부(10)에 소요되는 싱크 팀 펄스와 제2샘플홀드부(12)에서 소요되는 AGC 게이트 펄스를 발생한다.
도 2는 타이밍 발생부(24)에서 발생되는 싱크 팀 펄스및 AGC 게이트 펄스의 타이밍을 보이는 것이다.
제1샘플홀드부(10)는 싱크 팀 펄스에 의해 인에이블되는 동안 아날로그/디지털 변환기(26)에서 디지털 비디오 데이터를 샘플홀드한다. 즉, 비디오 신호의 싱크 레벨을 샘플홀드한다. 여기서, 제1샘플홀드부(10)는 싱크 팀 펄스에 의해 인에이블되는 동안 복수의 데이터를 샘플링하고 이들의 평균값을 홀드하는 것이 바람직하다. 홀드된 싱크 레벨은 다음의 싱크 팀 펄스가 인가될 때까지 유지된다.
제2샘플홀드부(12)는 AGC 게이트 펄스에 의해 인에이블되는 동안 아날로그/디지털 변환기(26)에서 디지털 비디오 데이터를 샘플홀드한다. 즉, 비디오 신호의 페데스탈 레벨을 샘플홀드한다. 여기서, 제2샘플홀드부(12)는 AGC 게이트 펄스에 의해 인에이블되는 동안 복수의 데이터를 샘플링하고 이들의 평균값을 홀드하는 것이 바람직하다. 홀드된 페데스탈 레벨은 다음의 AGC 게이트 펄스가 인가될 때까지 유지된다.
제1샘플홀드부(10)에 의해 샘플링된 싱크 레벨과 제2샘플홀드부(12)에 의해 샘플링된 페데스탈 레벨를 감산한 값는 싱크 팁부터 페데스탈까지의 값이 된다.에 의해 입력되는 비디오 신호의 크기를 판단할 수 있다. 예를 들면,가 정규의 값보다 작으면 시스템의 어느 부분 혹은 전송되는 과정에서 이득이 줄어들었음을 알 수 있고, 반대의 경우도 마찬가지이다.
입력되는 비디오 신호로부터 검출된와 정규의와의 비를 구하고, 여기서, 정규의 싱크 레벨를 곱하면 AGC 게수가 얻어진다.
이 AGC 계수를 원래의 디지털 비디오 신호에 곱하면 자동 이득 조정된 결과를 얻을 수 있다.
여기서, 정규의 싱크 레벨을 설정하는 방법을 보면 다음과 같다.
NTSC신호를 8비트로 샘플링하면 표준 신호의 싱크 팁은 다음과 같다.
255(8비트의 최대값) : IRE = x : 40 IRE
∴ x = 72.85
따라서, NTSC신호를 8비트로 처리하는 시스템의 경우에는 기준 싱크레벨 설정부(20)는 정규의 싱크 레벨을 72로 설정한다. PAL신호를 처리하는 시스템의 경우에도 이와 같은 방법을 사용하여 정규의 싱크 레벨을 설정한다.
싱크 팀이 크면 AGC계수는 작은 값이 되어 비디오 신호의 이득이 적어지고, 싱크 팁이 작으면 AGC계수는 큰 값이 되어 비디오 신호의 이득이 커진다.
도 1에 도시된 장치에 있어서 아날로그 디지털 변환기(26)의 최저 레벨(bottom level)에 비디오 신호의 싱크 팁을 클램프(clamp)한다면 싱크 팀의 값이 00h이므로 제2샘플홀드부(12) 및 감산기(14)가 필요 없게 된다.
상술한 바와 같이 본 발명에 따른 AGC회로는 디지털 로직으로 구현되어 간단하게 집적회로화할 수 있으므로 시스템의 간소화 및 경비 절감의 효과를 발휘할 수 있게 한다.
Claims (2)
- 비디오 신호의 싱크 팁 기간을 나타내는 싱크 팀 펄스에 응답하여 디지털 변환된 비디오 신호에서 싱크 부분의 레벨을 샘플홀드하는 제1샘플홀드부, 비디오 신호의 페데스탈 기간을 나타내는 AGC 게이트 펄스에 응답하여 디지털 변환된 비디오 신호에서 페데스탈 레벨을 샘플홀드하는 제2샘플홀드부, 상기 제1샘플홀드부에서 제공되는 싱크 레벨과 제2샘플홀드부에서 제공되는 페데스탈 레벨을 감산한 결과를 출력하는 감산기, 상기 감산기에서 제공되는 차값를 정규의 싱크레벨과 정규의 페데스탈 레벨과의 차값으로 나눈 결과를 출력하는 제산기, 상기 제산기에서 제공되는 값와 정규의 싱크 레벨를 승산한 결과 AGC계수로서 출력하는 제1승산기, 상기 제1승산기에서 제공되는 AGC계수를 디지털 변환된 비디오 신호에 승산한 결과를 자동 이득 제어된 비디오 신호로서 출력하는 제2승산기 및 수평 동기 신호및를 입력하여 상기 제1샘플홀드부에 소요되는 싱크 팀 펄스와 상기 제2샘플홀드부에서 소요되는 AGC 게이트 펄스를 발생하는 타이밍 발생부를 포함하는 자동 이득 제어 회로.
- 제 1항에 있어서, 상기 제1샘플홀드부 및 제2샘플홀드부는 각각 복수의 데이터를 샘플링하고 그들의 평균치를 홀드함을 특징으로 하는 자동 이득 제어 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970001311A KR100230272B1 (ko) | 1997-01-17 | 1997-01-17 | 자동 이득 제어회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970001311A KR100230272B1 (ko) | 1997-01-17 | 1997-01-17 | 자동 이득 제어회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980066010A true KR19980066010A (ko) | 1998-10-15 |
| KR100230272B1 KR100230272B1 (ko) | 1999-11-15 |
Family
ID=19494948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970001311A KR100230272B1 (ko) | 1997-01-17 | 1997-01-17 | 자동 이득 제어회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100230272B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101136883B1 (ko) * | 2007-03-16 | 2012-04-20 | 삼성전자주식회사 | 자동 신호 게인 조정 장치 및 방법 |
-
1997
- 1997-01-17 KR KR1019970001311A patent/KR100230272B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101136883B1 (ko) * | 2007-03-16 | 2012-04-20 | 삼성전자주식회사 | 자동 신호 게인 조정 장치 및 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100230272B1 (ko) | 1999-11-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5379075A (en) | Video signal AGC circuit for adjusting the sync level of a video signal | |
| KR840006741A (ko) | 텔레비젼 수상기의 아나로그/디지탈 변환용 장치 | |
| WO2000031967A1 (fr) | Dispositif et procede de verrouillage | |
| JPH02276371A (ja) | 映像信号のクランプ回路 | |
| KR930002145B1 (ko) | 신호 처리 장치 | |
| KR100207713B1 (ko) | 아날로그-디지탈 변환기의 top 전압을 이용한 agc 회로 | |
| US4651213A (en) | Clamping apparatus for a video signal | |
| JPH02223869A (ja) | 雑音測定装置 | |
| KR950011820B1 (ko) | 디지탈 비데오 신호의 주파수 스펙트럼의 고주파수 부분을 피킹하는 장치 | |
| JP2502873B2 (ja) | 色信号輪郭補正装置 | |
| KR19980066010A (ko) | 자동 이득 제어회로 | |
| JP3311345B2 (ja) | ビデオ信号受信装置 | |
| JP2751447B2 (ja) | ノイズ低減装置 | |
| US4984070A (en) | Picture quality improving apparatus capable of reducing deterioration of interpolated signal | |
| KR850008086A (ko) | 빔 전류 저감장치 | |
| KR100213223B1 (ko) | 고체 촬상 소자를 이용한 카메라 시스템의 신호 처리 장치 | |
| JP2535241B2 (ja) | ゴ―スト除去装置 | |
| JPH07203485A (ja) | 映像信号用ａ／ｄ変換装置 | |
| JP3006291B2 (ja) | テレビジョンカメラのアナログ／ディジタル変換装置 | |
| JPS6058634B2 (ja) | デイジタル映像信号レベルコントロ−ル回路 | |
| JPH10164458A (ja) | ビデオ信号処理装置 | |
| JPH07162705A (ja) | 信号処理装置 | |
| KR100213011B1 (ko) | 직류레벨 재생회로 | |
| JPH04360473A (ja) | 相関２重サンプリング回路 | |
| JP2000324407A (ja) | 撮像装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20070727 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |