KR19980047081A - 데이터 마스킹 기능을 갖는 반도체 메모리장치 - Google Patents

데이터 마스킹 기능을 갖는 반도체 메모리장치 Download PDF

Info

Publication number
KR19980047081A
KR19980047081A KR1019960065523A KR19960065523A KR19980047081A KR 19980047081 A KR19980047081 A KR 19980047081A KR 1019960065523 A KR1019960065523 A KR 1019960065523A KR 19960065523 A KR19960065523 A KR 19960065523A KR 19980047081 A KR19980047081 A KR 19980047081A
Authority
KR
South Korea
Prior art keywords
input
output line
output
switching means
gate
Prior art date
Application number
KR1019960065523A
Other languages
English (en)
Other versions
KR100207536B1 (ko
Inventor
조일재
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019960065523A priority Critical patent/KR100207536B1/ko
Priority to TW086109404A priority patent/TW451200B/zh
Priority to US08/946,711 priority patent/US5844848A/en
Priority to JP32338797A priority patent/JP3778395B2/ja
Publication of KR19980047081A publication Critical patent/KR19980047081A/ko
Application granted granted Critical
Publication of KR100207536B1 publication Critical patent/KR100207536B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

본 발명은 데이터 마스킹 기능을 갖는 반도체 메모리 장치에 관한 것으로서, 적어도 두 바이트로 구성된 데이터를 전송하는 데이터 입출력선와, 상기 데이터 입출력선에 연결된 기억 수단과, 상기 데이터 입출력선과 기억 수단 사이에 연결되며 상기 데이터 중 하위 바이트가 상기 기억 수단에 전달되는 것을 제어하는 제1 스위칭 수단과, 상기 데이터 입출력선과 기억 수단 사이에 연결되며 상기 데이터 중 상위 바이트가 상기 기억 수단에 전달되는 것을 제어하는 제2 스위칭 수단 및 상기 제1 스위칭 수단과 제2 스위칭 수단에 동시에 연결되어 상기 제1 스위칭 수단과 제2 스위칭 수단의 스위칭을 제어하는 제어선을 구비함으로써 반도체 메모리 장치의 면적기 감소된다.

Description

데이터 마스킹(masking) 기능을 갖는 반도체 메모리 장치
본 발명은 반도체 메모리 장치의 데이터 마스킹(masking) 회로에 관한 것으로서, 특히 반도체 메모리 칩의 크기를 감소시킬 수 있는 반도체 메모리 장치의 데이터 마스킹 회로에 관한 것이다.
컴퓨터의 발달과 더불어 반도체 메모리 장치도 급진적으로 발달되어왔다. 특히 크기를 축소시키고 메모리 용량을 증가시키기 위하여 고속화. 고집적화. 멀티비트(multi-bit)화 및 멀티뱅크(multi-bank)화 되어가고 있다. 멀티비트화의 일 예로서 16비트 또는 32비트를 하나의 반도체 메모리 칩에서 동시에 독출(read) 또는 기입(write)하고, 멀티뱅크화의 일예로서 4뱅크 이상의 뱅크를 가지고 바이트(byte) 단위로 데이터를 독출하거나 기입하고 있다. 4개 이상의 뱅크를 가지고 16비트의 데이터를 메모리 내에 기입하는 과정에서 특별한 비트는 메모리 내에 기입할 필요가 없는 경우가 있다. 이 때 상기 특별한 비트는 마스킹된다고 한다. 이와 같이 반도체 메모리 장치는 데이터를 제어하는 과정에서 데이터 마스킹의 필요성이 있다. 데이터 제어의 단순화를 위하여 상기 16비트는 상위 8바이트와 하위 8바이트로 분할되어 사용된다. 이와 같이 상위 8바이트를 제어하는 신호를 UDQM(Upper Data in/out Mask), 하위 8바이트를 제어하는 신호를 LDQM(Lower Data in/out Mask)이라 한다.
도 1은 종래의 데이터 마스킹 기능을 갖는 반도체 메모리 장치의 일부 블록도이다. 도 1의 반도체 메모리 장치(10)는 8비트의 데이터를 독출 및 기입하는 것으로서 크게 하위 4비트를 독출 및 기입하는 하위 비트부(11)와, 상위 4비트를 독출 및 기입하는 상위 비트부(13)로 구분되어있다. 먼저 하위 비트부(11)의 구조는, 하위 4비트들이 입출력되는 하위 입출력 드라이버(driver) 및 등화기(equalizer)(21)와, 상기 하위 입출력 드라이버 및 등화기(21)에 연결된 하위 입출력선쌍인 LIO 및 LIOB와, 상기 LIO에 각각의 드레인이 연결되고 제어 신호인 LCSL0, LCSL1, LCSL2 및 LCSL3에 각 게이트가 각각 연결된 제1 내지 제4 NMOS트랜지스터들(31,32,33,34)과, 상기 LIOB에 각각의 드레인이 연결되고 LCSL0, LCSL1, LCSL2 및 LCSL3에 각 게이트가 각각 연결된 제5 내지 제8 NMOS트랜지스터들(35,36,37,38)과, 상기 제1 NMOS트랜지스터(31)와 제5 NMOS트랜지스터(35)의 각 소오스에 일단이 연결된 제1 감지 증폭기(41)와, 상기 제2 NMOS트랜지스터(32)와 제6 NMOS트랜지스터(36)의 각 소오스에 일단이 연결된 제2 감지 증폭기(43)와, 상기 제3 NMOS트랜지스터(33)와 제7 NMOS트랜지스터(37)의 각 소오스에 일단이 연결된 제3 감지 증폭기(45)와, 상기 제4 NMOS트랜지스터(34)와 제8 NMOS트랜지스터(38)의 각 소오스에 일단이 연결된 제4 감지 증폭기(47)와, 상기 제1 내지 제4 감지 증폭기들(41,43,45,47)의 각 타단에 연결된 메모리 셀 어레이(49)가 있다.
상기 제1 감지 증폭기(41)는 첫 번째 하위 비트라인인 LBL0를 통해서 상기 메모리 셀 어레이(49)와 연결되고, 제2 감지 증폭기(43)는 두 번째 하위 비트라인인 LBL1을 통해서 메모리 셀 어레이(49)와 연결되며, 제3 감지 증폭기(45)는 세 번째 하위 비트라인인 LBL2를 통해서 메모리 셀 어레이(49)와 연결되고, 제4 감지 증폭기(47)은 네 번째 하위 비트라인인 LBL3을 통해서 메모리 셀 어레이(49)와 연결되어있다.
상기 상위 비트부(13)의 구조는 상위 비트들이 입출력되는 상위 입출력 드라이버 및 등화기(51)와, 상기 상위 입출력 드라이버 및 등화기(51)에 연결된 상위 입출력선쌍인 UIO 및 UIOB와, 상기 UIO에 각각의 드레인이 연결되고 UCSL0, UCSL1, UCSL2 및 UCSL3에 각 게이트가 각각 연결된 제9 내지 제12 NMOS트랜지스터들(61,62,63,64)과, 상기 UIOB에 각각의 드레인이 연결되고 UCSL0, UCSL1, UCSL2 및 UCSL3에 각 게이트가 각각 연결된 제13 내지 제16 NMOS트랜지스터들(65,66,67,68)과, 상기 제9 NMOS트랜지스터(61)와 제13 NMOS트랜지스터(65)의 각 소오스에 일단이 연결된 제5 감지 증폭기(71)와, 상기 제10 NMOS트랜지스터(62)와 제14 NMOS트랜지스터(66)의 각 소오스에 일단이 연결된 제6 감지 증폭기(73)와, 상기 제11 NMOS트랜지스터(63)와 제15 NMOS트랜지스터(67)의 각 소오스에 일단이 연결된 제7 감지 증폭기(75)와, 상기 제12 NMOS트랜지스터(64)와 제16 NMOS트랜지스터(68)의 각 소오스에 일단이 연결된 제8 감지 증폭기(77)와, 상기 제5 내지 제8 감지 증폭기들(71,73,75,77)의 각 타단에 연결된 다른 메모리 셀 어레이(79)가 있다.
상기 제5 감지 증폭기(71)는 첫 번째 상위 비트라인인 UBL0을 통해서 상기 메모리 셀 어레이(79)와 연결되고, 제6 감지 증폭기(73)는 두 번째 상위 비트라인인 UBL1을 통해서 메모리 셀 어레이(79)와 연결되며, 제7 감지 증폭기(75)는 세 번째 상위 비트라인인 UBL2를 통해서 메모리 셀 어레이(79)와 연결되고, 제8 감지 증폭기(77)는 네 번째 상위 비트라인인 UBL3을 통해서 메모리 셀 어레이(79)와 연결되어있다.
도 2는 상기 도 1에 도시된 하위 입출력 드라이버 및 등화기(21)의 회로도이다. 그 구조는 하위 비트들로 구성된 데이터 신호인 DIN을 입력으로 하는 제1 인버터(101)와, 기입 명령 신호인 PWR을 입력으로 하는 제2 인버터(103)와, 상기 DIN과 상기 제2 인버터(103)의 출력을 입력으로 하는 제1 노아 게이트(NOR gate)(105)와, 상기 제1 노아 게이트(105)의 출력을 입력으로 하고 출력단은 LIO에 연결된 제17 NMOS트랜지스터(109)와, 상기 제17 NMOS트랜지스터(109)와 전원 전압인 VDD 사이에 연결된 제1 PMOS트랜지스터(111)와, 상기 제1 PMOS트랜지스터(111)의 게이트에 출력단이 연결된 제3 인버터(113)와, 상기 제1 인버터(101)와 제2 인버터(103)의 출력을 입력으로하고 출력단은 상기 제3 인버터(113)의 입력단에 연결된 제2 노아 게이트(107)와, 상기 제2 노아 게이트(107)의 출력단에 게이트가 연결되고 드레인은 LIOB에 연결된 제18 NMOS트랜지스터(115)와, 상기 제18 NMOS트랜지스터(115)와 VDD 사이에 연결된 제2 PMOS트랜지스터(117)와, 상기 제2 PMOS트랜지스터(117)의 게이트에 출력단이 연결되고 상기 제17 NMOS트랜지스터(109)의 게이트에 입력단이 연결된 제4 인버터(119)와, 상기 LIO와 LIOB 사이에 연결된 제3 PMOS트랜지스터(121)와, 상기 LIO와 VDD 사이에 연결된 제4 PMOS트랜지스터(123) 및 상기 LIOB와 VDD 사이에 연결된 제5 PMOS트랜지스터(125) 및 외부 제어 신호인 IOPR에 입력단이 연결되고 상기 제3 내지 제5 PMOS트랜지스터들(121,123,125)의 게이트들에 출력단이 연결된 제5 인버터(127)로 구성되어있다.
도 3은 상기 도 1의 타이밍도이다. 도 2를 참조하여 도 1과 도 2에 도시된 회로의 동작을 설명하기로 한다. 그런데 상기 도 1의 하위 비트부(11)와 상위 비트부(13)는 그 구조와 동작이 동일하므로 중복 설명을 피하기 위하여 여기서는 하위 비트부(11)의 동작에 관해 설명하고자 한다. 상기 메모리 셀 어레이(49)에 하위 비트들을 기입할 경우, 먼저 CLK는 논리 하이 레벨의 동일한 펄스를 발생한다. 그러면 하위 비트들의 기입을 허용하는 기입 인에이블 신호인 WEB가 논리 로우(logical low)로 인에이블되고 그에 따라 기입 명령 신호인 PWR이 논리 하이(logical high)로 인에이블된다. 하위 비트들 중 첫 번째 하위 비트를 상기 메모리 셀 어레이(49)에 기입하는 과정으로서, CLK가 t0일 때 PWR이 인에이블되어있고 이 상태에서 데이터인 DIN이 논리 하이 레벨이 되면, 상기 하위 입출력 드라이버 및 등화기(21)의 제1 노아 게이트(105)의 출력은 논리 로우 레벨이 되어 제17 NMOS트랜지스터(109)와 제2 PMOS트랜지스터(117)는 불통된다. 그리고 제2 노아 게이트(107)의 출력은 논리 하이 레벨이 되므로 제18 NMOS트랜지스터(115)와 제1 PMOS트랜지스터(111)는 도통된다. 따라서 UIO는 논리 하이 레벨이 되고 UIOB는 논리 로우 레벨이 된다. 이 때 UCSLO 가 논리 하이로 인에이블되면 제1 NMOS트랜지스터(31)와 제5 NMOS트랜지스터(35)가 도통되므로 첫 번째 하위 비트는 제1 감지 증폭기(41)를 통해서 상기 메모리 셀 어레이(49)에 기입된다.
두 번째 하위 비트는 메모리 셀 어레이(49)에 기입되지 못하도록 마스킹하고자 할 경우에 관해 설명한다. CLK의 t1 구간에서 PWR은 논리 하이 레벨을 그대로 유지하고 있다. 이 상태에서 DIN은 논리 로우 레벨 즉, 두 번째 하위 비트가 논리 로우가 되면, 기입 마스킹 신호인 PLDQM이 논리 하이가 된다. 그러면, 하위 입출력 드라이버 및 등화기(21)의 제1 노아 게이트(105)의 출력은 논리 하이가 되어 제17 NMOS트랜지스터(109)와 제2 PMOS트랜지스터(117)는 도통된다. 그리고 제2 노아 게이트(107)의 출력은 논리 로우가 되어 제18 NMOS트랜지스터(115)와 제1 PMOS트랜지스터(111)는 불통된다. 따라서 UIO는 논리 로우 레벨이 되고 UIOB는 논리 하이 레벨이 된다. 그런데 UCSL1이 PLDQM으로 말미암아 논리 하이가 되지 않고 논리 로우 레벨을 계속 유지하게 된다. 이로 인하여 제2 NMOS트랜지스터(32)와 제6 NMOS트랜지스터(36)가 불통되어서 상기 UIO와 UIOB의 신호는 상기 메모리 셀 어레이(49)로 전달되지 않게 된다. 따라서 상기 두 번째 하위 비트는 기입 마스킹이 된다.
상기 세 번째 하위 비트와 네 번째 하위 비트가 메모리 셀 어레이(49)에 기입되는 과정은 상기 첫 번째 하위 비트가 메모리 셀 어레이(49)에 기입되는 과정과 동일하므로 중복 설명은 생략하기로 한다.
상술한 종래의 마스킹 반도체 메모리 장치(10)에서는 데이터의 기입을 제어하는 CSL이 하위 비트를 제어하는 LCSL과 상위 비트를 제어하는 UCSL로 분리되어있다. 이것은 메모리 셀 어레이(49,79))의 용량이 증가하게 되면 반도체 메모리 장치(10)의 면적을 많이 차지하게되는 요인이 된다. 그러면 반도체 메모리 장치(10)의 크기가 커지게 되어 제조 비용이 증가하게 될 뿐만 아니라 시스템의 소형화 추세에도 어긋나게 된다.
본 발명이 이루고자 하는 기술적 과제는 면적을 작게 차지하는 데이 터 마스킹 기능을 갖는 반도체 메모리 장치를 제공하는데 있다.
도 1은 종래의 데이터 마스킹 기능을 갖는 반도체 메모리 장치의 일부 블록도.
도 2는 상기 도 1에 도시된 상위 입출력 드라이버(driver) 및 등화기(equalizer)의 회로도.
도 3은 상기 도 1의 타이밍도.
도 4는 본 발명에 따른 데이터 마스킹 기능을 갖는 반도체 메모리 장치의 일부 블록도.
도 5는 상기 도 4에 도시된 제1 입출력 드라이버의 회로도.
도 6은 상기 도 4에 도시된 제1 등화기의 일 실시예를 도시한 회로도.
도 7은 상기 도 4에 도시된 제1 등화기의 다른 실시예를 도시한 회로도.
도 8은 상기 도 4에 도시된 제1 감지 증폭기의 회로도.
도 9는 상기 도 4의 타이밍도.
상기 기술적 과제를 이루기 위하여 본 발명은,
적어도 두 바이트로 구성된 데이터를 전송하는 데이터 입출력선과, 상기 데이터 입출력선에 연결된 기억 수단과, 상기 데이터 입출력선과 기억 수단 사이에 연결되며 상기 데이터 중 하위 바이트가 상기 기억 수단에 전달되는 것을 제어하는 제1 스위칭 수단과, 상기 데이터 입출력선과 기억 수단 사이에 연결되며 상기 데이터 중 상위 바이트가 상기 기억 수단에 전달되는 것을 제어하는 제2 스위칭 수단 및 상기 제1 스위칭 수단과 제2 스위칭 수단에 동시에 연결되어 상기 제1 스위칭 수단과 제2 스위칭 수단의 스위칭을 제어하는 제어선을 구비하는 데이터 마스킹 기능을 갖는 반도체 메모리 장치를 제공한다.
상기 다른 기술적 과제를 이루기 위하여 본 발명은,
적어도 두 바이트로 구성된 데이터 중 하위 바이트를 전달하는 입출력선 및 상보입출력선으로 구성된 제1 입출력선쌍과, 상기 제1 입출력선쌍의 일단에 연결되어 상기 제1 입출력선쌍을 구동하는 제1 입출력 드라이버와, 상기 제1 입출력선쌍의 입출력선과 상보 입출력선 사이에 연결되어 상기 제1 입출력선쌍을 등화시키는 제1 등화기와, 상기 제1 입출력선쌍의 타단에 일단이 연결된 제1 스위칭 수단과, 상기 제1 스위칭 수단에 타단에 일단이 연결된 제1 감지 증폭기와, 상기 제1 감지 증폭기의 타단에 연결된 제1 기억 수단과, 상기 데이터 중 상위 바이트를 전달하는 다른 입출력선과 다른 상보 입출력선으로 구성된 제2 입출력선쌍과, 상기 제2 입출력선쌍의 일단에 연결되어 상기 제2 입출력선쌍을 구동하는 제2 입출력 드라이버와, 상기 제2 입출력선쌍의 다른 입출력선과 다른 상보 입출력선 사이에 연결되어 상기 제2 입출력선쌍을 등화시키는 제2 등화기와, 상기 제2 입출력선쌍의 타단에 일단이 연결된 다른 제2 스위칭 수단과, 상기 제2 스위칭 수단의 타단에 일단이 연결된 제2 감지 증폭기와, 상기 제2 감지 증폭기의 타단에 연결된 제2 기억 수단 및 상기 제1 스위칭 수단과 제2 스위칭 수단에 동시에 연결되어 상기 제1 스위칭 수단과 제2 스위칭 수단의 스위칭을 제어하는 제어선을 구비하는 데이터 마스킹 기능을 갖는 반도체 메모리 장치를 제공한다.
바람직하게는 상기 제1 스위칭 수단은 상기 입출력선에 입력단이 연결되고 상기 제1 감지 증폭기에 출력단이 연결되며 상기 제어 수단에 게이트가 연결된 제1 NMOS트랜지스터와, 상기 상보 입출력선에 입력단이 연결되고 상기 제1 감지 증폭기에 출력단이 연결되며 상기 제어 수단에 게이트가 연결된 제2 NMOS트랜지스터로 구성하고, 상기 제2 스위칭 수단은 상기 다른 입출력선에 입력단이 연결되고 상기 제2 감지 증폭기에 출력단이 연결되며 상기 제어 수단에 게이트가 연결된 제3 NMOS트랜지스터와, 상기 다른 상보 입출력선에 입력단이 연결되고 상기 제2 감지 증폭기에 출력단이 연결되며 상기 제어 수단에 게이트가 연결된 제4 NMOS트랜지스터로 구성한다.
또, 상기 제1 입출력 드라이버는 상기 데이터중 하위 바이트를 입력으로 하는 제1 인버터와, 상기 하위 바이트가 상기 제1 기억 수단에 기입되는 것을 제어하는 기입 명령 신호를 입력으로 하는 제2 인버터와, 상기 하위 바이트와 상기 제2 인버터의 출력을 입력으로 하는 제1 노아 게이트와, 상기 제1 노아 게이트의 출력을 입력으로 하고 출력단은 상기 입출력선에 연결된 제5 NMOS트랜지스터와, 상기 제5 NMOS트랜지스터와 전원 전압 사이에 연결된 제1 PMOS트랜지스터와, 상기 제1 PMOS트랜지스터의 입력단에 출력단이 연결된 제3 인버터와, 상기 제1 인버터와 제2 인버터의 출력을 입력으로하고 상기 제3 인버터의 입력단에 출력단이 연결된 제2 노아 게이트와, 상기 제2 노아 게이트의 출력을 입력으로 하고 상보 입출력선에 출력단이 연결된 제6 NMOS트랜지스터와, 상기 제6 NMOS트랜지스터와 전원 전압 사이에 연결된 제2 PMOS트랜지스터, 및 상기 제2 PMOS트랜지스터의 입력단에 출력단이 연결되고 상기 제5 NMOS트랜지스터의 입력단에 입력단이 연결된 제4 인버터로 구성하고, 상기 제2 입출력 드라이버는 상기 제1 입출력 드라이버와 동일한 구성을 갖는다.
또한, 상기 제1 등화기는 상기 입출력선과 상보 입출력선 사이에 연결된 제3 PMOS트랜지스터와, 상기 입출력선과 전원 전압 사이에 연결된 제4 PMOS트랜지스터와, 상기 상보 입출력선과 전원 전압 사이에 연결된 제5 PMOS트랜지스터 및 상기 하위 바이트의 기입을 방지하는 기입 마스킹 신호에 입력단이 연결되고 상기 제3 내지 제5 PMOS트랜지스터의 게이트들에 출력단이 연결된 제3 노아 게이트로 구성하고, 상기 제2 등화기는 상기 제1 등화기와 동일한 구성을 갖는다.
또한, 상기 제1 감지 증폭기는 상기 입출력선에 연결된 제1 스위칭 수단에 드레인이 연결되고 전원 전압에 소오스가 연결되며 상기 상보 입출력선에 연결된 제1 스위칭 수단에 게이트가 연결된 제6 PMOS트랜지스터와, 상기 제6 PMOS트랜지스터의 소오스와 게이트와 드레인에 각각 소오스와 드레인과 게이트가 연결된 제7 PMOS트랜지스터와, 상기 제7 PMOS트랜지스터의 드레인과 게이트에 각각 드레인과 게이트가 연결되고 접지단에 소오스가 연결된 제7 NMOS트랜지스터, 및 상기 제7 NMOS트랜지스터의 소오스와 게이트와 드레인에 각각 소오스와 드레인과 게이트가 연결된 제8 NMOS트랜지스터로 구성하고, 상기 제2 감지 증폭기는 상기 제1 감지 증폭기와 동일한 구성을 갖는다.
또한, 상기 제1 스위칭 수단과 제2 스위칭 수단은 각각 복수개이고, 상기 제1 감지 증폭기와 제2 감지 증폭기는 각각 복수개이며, 상기 제1 기억 수단과 제2 기억 수단은 동일한 기억 장치 내에 구성한다.
상기 본 발명에 의하여 반도체 메모리 장치의 면적이 감소된다.
이하, 실시예를 통하여 본 발명을 상세히 설명하기로 한다.
도 4는 본 발명에 따른 데이터 마스킹 기능을 갖는 반도체 메모리 장치의 일부 블록도이다. 도 4의 반도체 메모리 장치(200)는 8비트의 데이터를 독출 및 기입하는 회로로서 크게 하위 4비트를 독출 및 기입하는 하위 비트부(211)와, 상위 4비트를 독출 및 기입하는 상위 비트부(213)로 구분되어있다. 도 4의 반도체 메모리 장치(200)는 설명의 편의상 하위 비트가 4비트이고 상위 비트도 4비트로 구성되어있으나, 일반적으로 하위 비트와 상위 비트는 각각 8비트 즉, 1바이트(byte)로 구성되거나 또는 그 이상으로 구성될 수 있다.
먼저, 하위 비트부(211)의 구조는 하위 4비트들이 전달되는 입출력선인 LIO 및 상기 LIO의 상보 입출력선인 LIOB로 구성된 제1 입출력선쌍의 일단에 일단이 연결되어 상기 제1 입출력선쌍을 구동하는 제1 입출력 드라이버(221)와, 상기 LIO와 상기 LIOB 사이에 연결되어 상기 LIO와 LIOB를 동일한 전압 레벨로 등화시키는 제1 등화기(223)와, 상기 제1 입출력선쌍의 타단에 각 일단들이 연결된 제1 내지 제4 스위칭 수단들(231,233,235,237)과, 상기 제1 내지 제4 스위칭 수단들(231,233,235,237)의 각 타단들에 각 일단들이 각각 연결된 제1 내지 제4 감지 증폭기들(241,243,245,247)과, 상기 제1 내지 제4 감지 증폭기들(241,243,245,247)의 각 타단들에 연결된 제1 메모리 셀 어레이(249)로 구성되어있다.
상기 제1 감지 증폭기(241)는 첫 번째 하위 비트라인인 LBL0를 통해서 상기 제1 메모리 셀 어레이(249)와 연결되고, 제2 감지 증폭기(243)는 두 번째 하위 비트라인인 LBL1을 통해서 제1 메모리 셀 어레이(249)와 연결되며, 제3 감지 증폭기(245)는 세 번째 하위 비트라인인 LBL2를 통해서 제1 메모리 셀 어레이(249)와 연결되고, 제4 감지 증폭기(247)은 네 번째 하위 비트라인인 LBL3을 통해서 제1 메모리 셀 어레이(249)와 연결되어있다.
상기 제1 스위칭 수단(231)은 상기 LIO와 LIOB에 각 드레인이 각각 연결되고 제1 제어선인 CSL(Column Strobe Line)1에 게이트들이 연결되며 상기 제1 감지 증폭기(241)에 소오스들이 연결된 제1 내지 제2 NMOS트랜지스터들(301,302)로 구성되어있다.
상기 제2 스위칭 수단(233)은 상기 LIO와 LIOB에 각각의 드레인이 연결되고 제2 제어선인 CSL2에 게이트들이 연결되며 상기 제2 감지 증폭기(243)에 소오스들이 연결된 제3 내지 제4 NMOS트랜지스터들(303,304)로 구성되어있다.
상기 제3 스위칭 수단(235)은 상기 LIO와 LIOB에 각 드레인이 각각 연결되고 제3 제어선인 CSL3에 게이트들이 연결되며 상기 제3 감지 증폭기(245)에 소오스들이 연결된 제5 내지 제6 NMOS트랜지스터들(305,306)로 구성되어있다.
상기 제4 스위칭 수단(237)은 상기 LIO와 LIOB에 각각의 드레인이 연결되고 제4 제어선인 CSL4에 게이트들이 연결되며 상기 제4 감지 증폭기(247)에 소오스들이 연결된 제7 내지 제8 NMOS트랜지스터들(307,308)로 구성되어있다.
다음 상기 상위 비트부(213)의 구조는 상위 4비트들이 전달되는 입출력선인 UIO 및 상기 UIO의 상보 입출력선인 UIOB로 구성된 제2 입출력선쌍을 구동하는 제2 입출력 드라이버(251)와, 상기 UIO와 상기 UIOB 사이에 연결되어 상기 UIO와 UIOB를 동일한 전압 레벨로 등화시키는 제2 등화기(253)와, 상기 UIO에 각각의 일단이 연결된 제5 내지 제8 스위칭 수단들(261,263,265,267)과, 상기 제5 내지 제8 스위칭 수단들(261,263,265,267)의 각 타단에 각 일단이 각각 연결된 제5 내지 제8 감지 증폭기들(271,273,275,277)과, 상기 제5 내지 제8 감지 증폭기들(271,273,275,277)의 각 타단에 연결된 제2 메모리 셀 어레이(279)로 구성되어있다.
상기 제5 감지 증폭기(271)는 첫 번째 상위 비트라인인 UBL0을 통해서 상기 제2 메모리 셀 어레이(279)와 연결되고, 제6 감지 증폭기(273)는 두 번째 상위 비트라인인 UBL1을 통해서 제2 메모리 셀 어레이(279)와 연결되며, 제7 감지 증폭기(275)는 세 번째 상위 비트라인인 UBL2를 통해서 제2 메모리 셀 어레이(279)와 연결되고, 제8 감지 증폭기(277)는 네 번째 상위 비트라인인 UBL3을 통해서 제2 메모리 셀 어레이(279)와 연결되어있다.
상기 제5 스위칭 수단(261)은 상기 UIO와 UIOB에 각 드레인이 각각 연결되고 CSL1에 게이트들이 연결되며 상기 제5 감지 증폭기(271)에 소오스들이 연결된 제9 내지 제10 NMOS트랜지스터들(309,310)로 구성되어있다.
상기 제6 스위칭 수단(263)은 상기 UIO와 UIOB에 각 드레인이 각각 연결되고 CSL2에 게이트들이 연결되며 상기 제6 감지 증폭기(273)에 소오스들이 연결된 제11 내지 제12 NMOS트랜지스터들(311,312)로 구성되어있다.
상기 제7 스위칭 수단(265)은 상기 UIO와 UIOB에 각 드레인이 각각 연결되고 CSL3에 게이트들이 연결되며 상기 제7 감지 증폭기(275)에 소오스들이 연결된 제13 내지 제14 NMOS트랜지스터들(313,314)로 구성되어있다.
상기 제8 스위칭 수단(267)은 상기 UIO와 UIOB에 각 드레인이 각각 연결되고 CSL4에 게이트들이 연결되며 상기 제8 감지 증폭기(277)에 소오스들이 연결된 제15 내지 제16 NMOS트랜지스터들(315,316)로 구성되어있다.
상기 제1 내지 제8 스위칭 수단들(261,263,265,267)을 통해서 각각 하나의 비트들이 통과한다.
도 5는 상기 도 4에 도시된 제1 입출력 드라이버(221)의 회로도이다. 그 구조는 상기 하위 4비트로 구성된 데이터 신호인 DIN을 입력으로 하는 제1 인버터(501)와, 상기 하위 4비트가 상기 제1 메모리 셀 어레이(249)에 기입되는 것을 제어하는 기입 명령 신호인 PWR을 입력으로 하는 제2 인버터(503)와, 상기 DIN과 상기 제2 인버터(503)의 출력을 입력으로 하는 제1 노아 게이트(505)와, 상기 제1 노아 게이트(505)의 출력단에 게이트가 연결되고 상기 LIO에 드레인이 연결된 제17 NMOS트랜지스터(507)와, 상기 제17 NMOS트랜지스터(507)의 드레인과 VDD에 각각 드레인과 소오스가 연결된 제1 PMOS트랜지스터(509)와, 상기 제1 PMOS트랜지스터(509)의 게이트에 출력단이 연결된 제3 인버터(511)와, 상기 제1 인버터(501)의 출력과 제2 인버터(503)의 출력 및 상기 하위 4비트가 제1 메모리 셀 어레이(249)에 기입되는 것을 방지하기 위한 신호인 PLDQM을 입력으로하고 상기 제3 인버터(511)의 입력단에 출력단이 연결된 제2 노아 게이트(513)와, 상기 제2 노아 게이트(513)의 출력단에 게이트가 연결되고 LIOB에 드레인이 연결된 제18 NMOS트랜지스터(515)와, 상기 제18 NMOS트랜지스터(515)의 드레인과 VDD에 각각 드레인과 소오스가 연결된 제2 PMOS트랜지스터(517), 및 상기 제2 PMOS트랜지스터(517)의 게이트에 출력단이 연결되고 상기 제17 NMOS트랜지스터(507)의 게이트에 입력단이 연결된 제4 인버터(519)로 구성되어있다.
상기 제2 입출력 드라이버(251)는 상기 제1 입출력 드라이버(221)와 그 구성이 동일하므로 중복 설명을 생략하기로 한다.
도 6은 상기 도 4에 도시된 제1 등화기(223)의 일 실시예를 도시한 회로도이다. 그 구조는 상기 LIO와 LIOB 사이에 연결된 제3 PMOS트랜지스터(601)와, 상기 LIO에 드레인이 연결되고 VDD에 소오스가 연결된 제4 PMOS트랜지스터(603)와, 상기 LIOB에 드레인이 연결되고 VDD에 소오스가 연결된 제5 PMOS트랜지스터(605), 및 상기 PLDQM과 다른 제어 신호인 IOPR에 입력단이 연결되고 상기 제3 내지 제5 PMOS트랜지스터(601,603,605)의 게이트들에 출력단이 연결된 제3 노아 게이트(607)로 구성되어있다.
상기 도 4의 제2 등화기(253)는 상기 제1 등화기(223)와 그 구성이 동일하다. 다만, 제2 등화기(253)는 제2 입출력선쌍을 등화시킨다.
도 7은 상기 도 4에 도시된 제1 등화기(223)의 다른 실시예를 도시한 회로도이다. 그 구조는 상기 LIO와 LIOB 사이에 연결된 제19 NMOS트랜지스터(701)와, 상기 LIO에 소오스가 연결되고 접지단인 GND에 드레인이 연결된 제20 NMOS트랜지스터(703)와, 상기 LIOB에 소오스가 연결되고 GND에 드레인이 연결된 제21 NMOS트랜지스터(705)와, 상기 제19 내지 제21 NMOS트랜지스터들(701,703,705)의 게이트들에 출력단이 연결된 제5 인버터(707), 및 상기 제5 인버터(707)의 입력단에 출력단이 연결되고 PLDQM과 다른 제어 신호인 IOPR을 입력으로 하는 제4 노아 게이트(709)로 구성되어있다.
도 8은 상기 도 4에 도시된 제1 감지 증폭기(241)의 회로도이다. 그 구조는 상기 제1 스위칭 수단(231)의 제1 NMOS트랜지스터(301)의 소오스에 드레인이 연결되고 VDD에 소오스가 연결되며 상기 제2 NMOS트랜지스터(302)의 소오스에 게이트가 연결된 제6 PMOS트랜지스터(801)와, 상기 제6 PMOS트랜지스터(801)의 소오스와 게이트 및 드레인에 각각 소오스와 드레인과 게이트가 연결된 제7 PMOS트랜지스터(803)와, 상기 제7 PMOS트랜지스터(803)의 드레인과 게이트에 각각 드레인과 게이트가 연결되고 GND에 소오스가 연결된 제22 NMOS트랜지스터(805), 및 상기 제22 NMOS트랜지스터(805)의 소오스와 게이트 및 드레인에 각각 소오스와 드레인과 게이트가 연결된 제23 NMOS트랜지스터(807)로 구성되어있다. 상기 제7 PMOS트랜지스터(803)의 게이트와 제22 NMOS트랜지스터(805)의 게이트에 비트 라인(bit line)이 연결되어있고, 상기 제6 PMOS트랜지스터(801)의 게이트와 제23 NMOS트랜지스터(807)의 게이트에 상보 비트라인(complementary bit line)이 연결되어있다. 상기 비트라인과 상보 비트라인을 통하여 상기 제1 내지 제4 감지 증폭기들(241,243,245,247)은 상기 제1 메모리 셀 어레이(249)와 연결되어있다.
상기 도 4의 제2 내지 제8 감지 증폭기들(243,245,247,271,273,275,277)은 각각 상기 제1 감지 증폭기(241)와 그 구조가 동일하다. 다만, 제2 내지 제4 감지 증폭기들(243,245,247)은 제2 내지 제4 스위칭 수단들(233,235,237)에 각각 연결되어있고, 제5 내지 제8 감지 증폭기들(271,273,275,277)은 제5 내지 제8 스위칭 수단들(261,263,265,267)에 각각 연결되어있다.
상기 제1 메모리 셀 어레이(249)와 제2 메모리 셀 어레이(279)는 동일한 메모리 셀 어레이에 구성되어있다.
도 9는 상기 도 4의 타이밍도이다. 도 9를 참조하여 도 4의 동작을 설명하기로 한다. 여기서 제1 등화기(223)는 도 6에 도시된 회로를 인용하여 설명한다. 상기 도 4의 하위 비트부(211)와 상위 비트부(213)는 그 구조가 동일하고 그 동작도 동일하므로 중복 설명을 피하기 위하여 여기서는 하위 비트부(211)의 동작에 관해 설명하고자 한다. 상기 제1 메모리 셀 어레이(249)에 하위 4비트를 기입할 경우, 먼저 CLK는 논리 하이 레벨의 동일한 펄스를 발생한다. 그러면 기입을 허용하는 기입 인에이블 신호인 WEB가 논리 로우로 인에이블되고 그에 따라 기입 명령 신호인 PWR이 논리 하이로 인에이블된다. 4개의 하위 비트 중 첫 번째 비트를 상기 제1 메모리 셀 어레이(249)에 기입하는 과정을 설명한다. CLK가 T0일 때 PWR이 이미 인에이블되어있다. 이 상태에서 DIN이 논리 하이 레벨이 되면 즉, 첫 번째 하위 비트가 논리 하이가 되면 제1 입출력 드라이버(221)에 있는 제1 노아 게이트(505)의 출력은 논리 로우 레벨이 되어 제17 NMOS트랜지스터(507)와 제2 PMOS트랜지스터(517)는 불통된다. 여기서 T0일 때 PLDQM은 논리 로우 레벨이다. 따라서 제1 입출력 드라이버(221)에 있는 제2 노아 게이트(513)의 출력은 논리 하이 레벨이 되므로 제18 NMOS트랜지스터(515)와 제1 PMOS트랜지스터(509)는 도통된다. 따라서 LIO는 논리 하이 레벨이 되고 LIOB는 논리 로우 레벨이 된다. 이 때 CSLO는 논리 하이로 인에이블되어 제1 스위칭 수단(231)에 있는 제1 NMOS트랜지스터(301)와 제2 NMOS트랜지스터(302)가 도통되므로 상기 첫 번째 하위 비트는 제1 감지 증폭기(241)를 통해 제1 메모리 셀 어레이(249)에 기입된다.
다음은 하위 4비트 중 두 번째 하위 비트가 상기 제1 메모리 셀 어레이(249)에 기입되지 못하도록 마스킹을 하고자 할 경우에 관해 설명한다. CLK의 T1 구간에서 PWR은 논리 하이 레벨을 그대로 유지하고 있다. 이 상태에서 DIN은 논리 로우 레벨 즉, 두 번째 하위 비트가 논리 로우가 된다. 상기 두 번째 하위 비트의 기입을 마스킹하기 위해서는 PLDQM 신호가 논리 하이 레벨로 인에이블된다. 그러면, 제1 입출력 드라이버(221)에 있는 제1 노아 게이트(505)의 출력과 제2 노아 게이트(513)의 출력은 논리 로우가 되어 제17 MOS트랜지스터(507), 제18 NMOS트랜지스터(515), 제1 PMOS트랜지스터(509) 및 제2 PMOS트랜지스터(517)는 불통된다. 그러면 LIO와 LIOB는 무신호상태(floating)가 된다. 동시에 제1 등화기(223)에 있는 제3 노아 게이트(607)의 출력은 논리 로우가 되어 제3 내지 제5 PMOS트랜지스터(601,603,605)는 도통한다. 그러면 LIO와 LIOB는 VDD에 의해 전원 전압 레벨이 된다. 이 상태에서 CSL1은 논리 하이이므로 제3 내지 제4 NMOS트랜지스터(303,304)는 도통한다. 그리하여 제22 NMOS트랜지스터(805)의 게이트는 VDD 레벨이 되어 도통한다. 즉, VDD로부터 제5 PMOS트랜지스터(605), 제4 NMOS트랜지스터(304) 및 제22 NMOS트랜지스터(805)를 통하여 GND로 전류 통로가 형성된다. 그로 인하여 LIO는 VDD레벨로, LIOB는 VDD에 근접한 전압 레벨로 고정되어서 T1동안에는 CSL1이 인에이블되어 있더라도 두 번째 하위 비트는 상기 제1 메모리 셀 어레이(249)로 기입되지 않는다. 여기서 상기 제4 NMOS트랜지스터(304)의 크기가 제5 PMOS트랜지스터(605) 및 제22 NMOS트랜지스터(805)에 비해 작게하여 제23 NMOS트랜지스터(807)의 게이트 전압이 제23 NMOS트랜지스터(23)의 도통 전압보다 낮게 함으로써 T1 동안에 제22 NMOS트랜지스터(805)가 도통하더라도 제23 NMOS트랜지스터(807)는 도통하지 않게된다.
따라서 종래와 동일하게 데이터의 마스킹을 수행할 수가 있다.
제1 등화기(223)로서 도 7의 회로를 사용할 경우, T1 구간에서 PLDQM이 논리 하이가 되면 제19 내지 제21 NMOS트랜지스터들(701,703,705)은 도통한다. 그러면 LIO와 LIOB는 GND 레벨로 된다. 이 상태에서 CSL1이 논리 하이이므로 제3 NMOS트랜지스터(303)가 도통되고 그로 인하여 제2 감지 증폭기(243)의 제6 PMOS트랜지스터(801)가 도통하여 VDD로부터 제6 PMOS트랜지스터(801), 제3 NMOS트랜지스터(303) 및 제20 NMOS트랜지스터(703)를 통해 GND로 전류 통로가 형성되어 LIO는 GND에 근접한 전압 레벨로, LIOB는 GND 레벨로 고정되므로 상기 두 번째 상위 비트는 제1 메모리 셀 어레이(249)로 기입되지 않게 된다.
기 상위 4비트의 세 번째 비트와 네 번째 비트가 제1 메모리 셀 어레이(249)에 기입되는 과정은 상기 첫 번째 비트가 제1 메모리 셀 어레이(249)에 기입되는 과정과 동일하므로 중복 설명을 생략하기로 한다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이 본 발명에 따르면, 상위 비트용 CSL과 하위 비트용 CSL을 분리하여 사용하지 않고 통합하여 사용함으로써 종래와 같이 데이터 마스킹을 수행할 수가 있고 동시에 반도체 메모리 장치의 면적을 감소시킬 수가 있다.

Claims (13)

  1. 적어도 두 바이트로 구성된 데이터를 전송하는 데이터 입출력선;
    상기 데이터 입출력선에 연결된 기억 수단;
    상기 데이터 입출력선과 기억 수단 사이에 연결되며 상기 데이터 중 하위 바이트가 상기 기억 수단에 전달되는 것을 제어하는 제1 스위칭 수단;
    상기 데이터 입출력선과 기억 수단 사이에 연결되며 상기 데이터 중 상위 바이트가 상기 기억 수단에 전달되는 것을 제어하는 제2 스위칭 수단; 및
    상기 제1 스위칭 수단과 제2 스위칭 수단에 동시에 연결되어 상기 제1 스위칭 수단과 제2 스위칭 수단의 스위칭을 제어하는 제어선을 구비하는 것을 특징으로 하는 데이터 마스킹 기능을 갖는 반도체 메모리 장치.
  2. 적어도 두 바이트로 구성된 데이터 중 하위 바이트를 전달하는 입출력선 및 상보입출력선으로 구성된 제1 입출력선쌍;
    상기 제1 입출력선쌍의 일단에 연결되어 상기 제1 입출력선쌍을 구동하는 제1 입출력 드라이버;
    상기 제1 입출력선쌍의 입출력선과 상보 입출력선 사이에 연결되어 상기 제1 입출력선쌍을 등화시키는 제1 등화기;
    상기 제1 입출력선쌍의 타단에 일단이 연결된 제1 스위칭 수단;
    상기 제1 스위칭 수단에 타단에 일단이 연결된 제1 감지 증폭기;
    상기 제1 감지 증폭기의 타단에 연결된 제1 기억 수단;
    상기 데이터 중 상위 바이트를 전달하는 다른 입출력선과 다른 상보 입출력선으로 구성된 제2 입출력선쌍;
    상기 제2 입출력선쌍의 일단에 연결되어 상기 제2 입출력선쌍을 구동하는 제2 입출력 드라이버;
    상기 제2 입출력선쌍의 다른 입출력선과 다른 상보 입출력선 사이에 연결되어 상기 제2 입출력선쌍을 등화시키는 제2 등화기;
    상기 제2 입출력선쌍의 타단에 일단이 연결된 다른 제2 스위칭 수단;
    상기 제2 스위칭 수단의 타단에 일단이 연결된 제2 감지 증폭기;
    상기 제2 감지 증폭기의 타단에 연결된 제2 기억 수단; 및
    상기 제1 스위칭 수단과 제2 스위칭 수단에 동시에 연결되어 상기 제1 스위칭 수단과 제2 스위칭 수단의 스위칭을 제어하는 제어선을 구비하는 것을 특징으로 하는 데이터 마스킹 기능을 갖는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 제1 스위칭 수단은 상기 입출력선에 입력단이 연결되고 상기 제1 감지 증폭기에 출력단이 연결되며 상기 제어 수단에 게이트가 연결된 제1 NMOS트랜지스터와, 상기 상보 입출력선에 입력단이 연결되고 상기 제1 감지 증폭기에 출력단이 연결되며 상기 제어 수단에 게이트가 연결된 제2 NMOS트랜지스터로 구성하는 것을 특징으로 하는 데이터 마스킹 기능을 갖는 반도체 메모리 장치.
  4. 제2항에 있어서, 상기 제2 스위칭 수단은 상기 다른 입출력선에 입력단이 연결되고 상기 제2 감지 증폭기에 출력단이 연결되며 상기 제어 수단에 게이트가 연결된 제3 NMOS트랜지스터와, 상기 다른 상보 입출력선에 입력단이 연결되고 상기 제2 감지 증폭기에 출력단이 연결되며 상기 제어 수단에 게이트가 연결된 제4 NMOS트랜지스터로 구성하는 것을 특징으로 하는 데이터 마스킹 기능을 갖는 반도체 메모리 장치.
  5. 제2항에 있어서, 상기 제1 입출력 드라이버는 상기 데이터중 하위 바이트를 입력으로 하는 제1 인버터와, 상기 하위 바이트가 상기 제1 기억 수단에 기입되는 것을 제어하는 기입 명령 신호를 입력으로 하는 제2 인버터와, 상기 하위 바이트와 상기 제2 인버터의 출력을 입력으로 하는 제1 노아 게이트와, 상기 제1 노아 게이트의 출력을 입력으로 하고 출력단은 상기 입출력선에 연결된 제5 NMOS트랜지스터와, 상기 제5 NMOS트랜지스터와 전원 전압 사이에 연결된 제1 PMOS트랜지스터와, 상기 제1 PMOS트랜지스터의 입력단에 출력단이 연결된 제3 인버터와, 상기 제1 인버터와 제2 인버터의 출력을 입력으로하고 상기 제3 인버터의 입력단에 출력단이 연결된 제2 노아 게이트와, 상기 제2 노아 게이트의 출력을 입력으로 하고 상보 입출력선에 출력단이 연결된 제6 NMOS트랜지스터와, 상기 제6 NMOS트랜지스터와 전원 전압 사이에 연결된 제2 PMOS트랜지스터, 및 상기 제2 PMOS트랜지스터의 입력단에 출력단이 연결되고 상기 제5 NMOS트랜지스터의 입력단에 입력단이 연결된 제4 인버터로 구성하는 것을 특징으로 하는 데이터 마스킹 기능을 갖는 반도체 메모리 장치.
  6. 제2항에 있어서, 상기 제2 입출력 드라이버는 상기 제1 입출력 드라이버와 동일한 구성을 갖는 것을 특징으로 하는 데이터 마스킹 기능을 갖는 반도체 메모리 장치.
  7. 제2항에 있어서, 상기 제1 스위칭 수단과 제2 스위칭 수단은 각각 복수개인 것을 특징으로 하는 데이터 마스킹 기능을 갖는 반도체 메모리 장치.
  8. 제2항에 있어서, 상기 제1 등화기는 상기 입출력선과 상보 입출력선 사이에 연결된 제3 PMOS트랜지스터와, 상기 입출력선과 전원 전압 사이에 연결된 제4 PMOS트랜지스터와, 상기 상보 입출력선과 전원 전압 사이에 연결된 제5 PMOS트랜지스터 및 상기 하위 바이트의 기입을 방지하는 기입 마스킹 신호에 입력단이 연결되고 상기 제3 내지 제5 PMOS트랜지스터의 게이트들에 출력단이 연결된 제3 노아 게이트로 구성하는 것을 특징으로 하는 데이터 마스킹 기능을 갖는 반도체 메모리 장치.
  9. 제2항에 있어서, 상기 제2 등화기는 상기 제1 등화기와 동일한 구성을 갖는 것을 특징으로 하는 데이터 마스킹 기능을 갖는 반도체 메모리 장치.
  10. 제2항에 있어서, 상기 제1 감지 증폭기는 상기 입출력선에 연결된 제1 스위칭 수단에 드레인이 연결되고 전원 전압에 소오스가 연결되며 상기 상보 입출력선에 연결된 제1 스위칭 수단에 게이트가 연결된 제6 PMOS트랜지스터와, 상기 제6 PMOS트랜지스터의 소오스와 게이트와 드레인에 각각 소오스와 드레인과 게이트가 연결된 제7 PMOS트랜지스터와, 상기 제7 PMOS트랜지스터의 드레인과 게이트에 각각 드레인과 게이트가 연결되고 접지단에 소오스가 연결된 제7 NMOS트랜지스터, 및 상기 제7 NMOS트랜지스터의 소오스와 게이트와 드레인에 각각 소오스와 드레인과 게이트가 연결된 제8 NMOS트랜지스터로 구성하는 것을 특징으로 하는 데이터 마스킹 기능을 갖는 반도체 메모리 장치.
  11. 제2항에 있어서, 상기 제2 감지 증폭기는 상기 제1 감지 증폭기와 동일한 구성을 갖는 것을 특징으로 하는 데이터 마스킹 기능을 갖는 반도체 메모리 장치.
  12. 제2항에 있어서, 상기 제1 감지 증폭기와 제2 감지 증폭기는 각각 복수개인 것을 특징으로 하는 데이터 마스킹 기능을 갖는 반도체 메모리 장치.
  13. 제2항에 있어서, 상기 제1 기억 수단과 제2 기억 수단은 동일한 기억 장치 내에 구성하는 것을 특징으로 하는 데이터 마스킹 기능을 갖는 반도체 메모리 장치.
KR1019960065523A 1996-12-13 1996-12-13 데이터 마스킹 기능을 갖는 반도체 메모리장치 KR100207536B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019960065523A KR100207536B1 (ko) 1996-12-13 1996-12-13 데이터 마스킹 기능을 갖는 반도체 메모리장치
TW086109404A TW451200B (en) 1996-12-13 1997-07-03 Integrated circuit memory device
US08/946,711 US5844848A (en) 1996-12-13 1997-10-08 Integrated circuit memory devices having improved data masking capability
JP32338797A JP3778395B2 (ja) 1996-12-13 1997-11-25 半導体メモリ装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960065523A KR100207536B1 (ko) 1996-12-13 1996-12-13 데이터 마스킹 기능을 갖는 반도체 메모리장치

Publications (2)

Publication Number Publication Date
KR19980047081A true KR19980047081A (ko) 1998-09-15
KR100207536B1 KR100207536B1 (ko) 1999-07-15

Family

ID=19487754

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960065523A KR100207536B1 (ko) 1996-12-13 1996-12-13 데이터 마스킹 기능을 갖는 반도체 메모리장치

Country Status (4)

Country Link
US (1) US5844848A (ko)
JP (1) JP3778395B2 (ko)
KR (1) KR100207536B1 (ko)
TW (1) TW451200B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100287183B1 (ko) * 1999-01-16 2001-04-16 윤종용 안정적인 데이터 마스킹 스킴을 갖는 반도체 메모리장치 및 이의 데이터 마스킹 방법
JP2001084791A (ja) 1999-07-12 2001-03-30 Mitsubishi Electric Corp 半導体記憶装置
KR100334574B1 (ko) 2000-01-31 2002-05-03 윤종용 풀-페이지 모드를 갖는 버스트-타입의 반도체 메모리 장치
US7555040B2 (en) * 2004-11-05 2009-06-30 Interdigital Technology Corporation Method and apparatus for generating equalizer filter tap coefficients
JP2009016004A (ja) * 2007-07-09 2009-01-22 Nec Electronics Corp 半導体装置及び半導体装置の制御方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5528551A (en) * 1987-05-21 1996-06-18 Texas Instruments Inc Read/write memory with plural memory cell write capability at a selected row address
JP2663838B2 (ja) * 1993-07-27 1997-10-15 日本電気株式会社 半導体集積回路装置
US5729503A (en) * 1994-12-23 1998-03-17 Micron Technology, Inc. Address transition detection on a synchronous design

Also Published As

Publication number Publication date
KR100207536B1 (ko) 1999-07-15
JP3778395B2 (ja) 2006-05-24
JPH10228777A (ja) 1998-08-25
US5844848A (en) 1998-12-01
TW451200B (en) 2001-08-21

Similar Documents

Publication Publication Date Title
KR950009877B1 (ko) 복수의 셀블록으로 분할된 셀어레이를 구비한 반도체 기억장치
US6985394B2 (en) Integrated circuit devices including input/output line pairs and precharge circuits and related memory devices
KR20040000880A (ko) 반도체 메모리 장치의 전원전압 공급 방법 및 셀 어레이전원전압 공급회로
JPH03203100A (ja) 半導体メモリ装置の並列テスト方法及び半導体メモリ装置
US6816416B2 (en) Memory device having reduced layout area
EP0079219B1 (en) Semiconductor memory devices
US6215721B1 (en) Multi-bank memory device and method for arranging input/output lines
KR100207536B1 (ko) 데이터 마스킹 기능을 갖는 반도체 메모리장치
US5715210A (en) Low power semiconductor memory device
EP0404013B1 (en) Semiconductor memory device with an improved write control circuit
JP2603145B2 (ja) 半導体集積回路装置
US6314038B1 (en) Semiconductor memory device for reducing parasitic resistance of the I/O lines
US5497349A (en) Dynamic random access memory device having first and second I/O line groups isolated from each other
KR100244824B1 (ko) 반도체집적회로장치
JP2002352581A (ja) 半導体集積回路
US6477074B2 (en) Semiconductor memory integrated circuit having high-speed data read and write operations
GB2163616A (en) A memory device
KR100267132B1 (ko) 반도체 기억장치
TWI792833B (zh) 存取記憶體晶片的頁資料之裝置
KR20050043093A (ko) 저전압 동작특성을 개선하기 위한 로컬 센스 앰프를 갖는반도체 메모리 장치
KR20210100249A (ko) 메모리 장치의 어레이 에지 리피터
JPH065077A (ja) ビット線イコライズ方法、及び半導体記憶装置
KR100295663B1 (ko) 반도체메모리장치
JP3098498B2 (ja) ブロックライト機能を有する半導体記憶装置とその書込み制御方法
KR0184513B1 (ko) 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment
FPAY Annual fee payment
EXPY Expiration of term