KR19980045140A - 반도체장치의 제조 방법 - Google Patents

Abstract

스핀 온 글라스(SOG) 물질을 층간절연막으로 사용하는 반도체장치의 제조방법이 개시되어 있다. 하나 이상의 도전성 패턴이 형성되어 있는 반도체기판 상에 제1 금속층 및 제1 절연막을 순차적으로 증착하고, 이를 패터닝한다. 결과물 전면에 저유전율을 갖는 SOG막을 형성한 후, 전자빔 처리를 실시한다. 전자빔 처리된 SOG막 상에 제2 절연막을 형성한다. 제2 절연막 상에 포토레지스트 패턴을 형성한 후 이를 마스크로 제2 절연막 및 SOG막을 식각함으로써, 제1 금속층을 노출시키는 비아 홀을 형성한다. 산소(O₂) 플라즈마로 포토레지스트 패턴을 제거한 후, 결과물 상에 제2 금속층을 증착한다. 평탄도가 우수한 저유전 SOG 물질을 사용함으로써, 보이드 없이 평탄화되는 층간절연막을 형성할 수 있으며, 기생 캐패시터의 생성을 억제할 수 있다. 또한, 전자빔 처리에 의해 저유전 SOG 물질을 사용할 때 발생하는 포이즌 비아 문제를 해결할 수 있다.

Description

반도체장치의 제조방법

본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 금속층의 형상 사이즈(Feature size)가 작은 고집적 반도체장치에 있어서, 보이드(Void) 없이 금속층 사이를 절연시킬 수 있으며 기생 캐패시터의 생성을 방지하여 RC 지연을 개선할 수 있는 반도체장치의 제조방법에 관한 것이다.

반도체장치가 고집적화됨에 따라, 야금 패턴에 있어서 금속층 사이의 간격도 점점 줄어듦으로써, 기생 캐패시터가 생성되는 문제가 야기된다. 이러한 기생 캐패시터는 RC 지연을 초래하므로, 이를 해결하기 위해서 금속층 사이를 절연시키는 절연체를 저유전 물질로 형성하여야 한다.

또한, 다층 금속화 공정이 실용화되면서 포토리소그래피 공정의 마진을 확보하고 배선길이를 최소화하기 위하여 각 금속층 간에 형성되는 층간절연막(Intermetal dielectric layer; IMD)의 충분한 평탄화가 이루어져야 한다. 층간절연막의 평탄화를 달성하기 위한 방법으로는 화학기상증착(Chemical vapor deposition; 이하 CVD라 칭함) 산화막의 증착 및 식각, BPSG (Boro-Phospho-Silicate Glass) 리플로우(Reflow), 알루미늄 플로우 (Al Flow), SOG (Spin On Glass) 에치백 (Etch Back) 및 고밀도 플라즈마(High density plasma; HDP) CVD 산화막 증착 방법 등이 있다. 특히, 다층 금속배선 구조에 있어서 평탄화를 높이기 위하여 SOG 물질을 층간절연막으로 사용하는 경우, 금속층이 0.2m 형상 사이즈 이하일 때 상기 SOG 물질이 금속층 사이를 충분히 매립하지 못하게 되어 보이드가 발생한다.

기존의 금속배선층 간을 절연시키기 위한 층간절연막을 형성하는 방법으로는 SOG 물질의 상·하부를 CVD 산화막으로 캡핑 및 블로킹하는 방법이 주로 사용되고 있는데, 이 경우 금속층 사이의 간격이 더욱 좁아지게 되어 CVD 산화막 증착후 보이드가 쉽게 생성될 수 있다.

따라서, 본 발명은 상술한 종래의 문제점을 해결하기 위하여 안출된 것으로, 본 발명이 이루고자 하는 기술적 과제는, 금속층의 형상 사이즈가 작은 고집적 반도체장치에 있어서, 보이드 없이 금속층 사이를 절연시킬 수 있으며 기생 캐패시터의 생성을 방지하여 RC 지연을 개선할 수 있는 반도체장치의 제조방법을 제공하는데 있다.

도 1 내지 도 6은 본 발명에 의한 반도체장치의 제조방법을 설명하기 위한 단면도들이다.

도면의 주요부분에 대한 부호의 설명

10 ...반도체기판12 ... 도전성 패턴

14 ... 절연막16 ... 제1 금속층

18 ... 제1 절연막20 ... SOG막

22 ... 제2 절연막24 ... 제2 금속층

상기 과제를 이루기 위하여 본 발명은,

하나 이상의 도전성 패턴이 형성되어 있는 반도체기판 상에 제1 금속층 및 제1 절연막을 순차적으로 증착하고, 이를 패터닝하는 단계;

상기 결과물 전면에 저유전율을 갖는 SOG막을 형성하는 단계;

상기 SOG막에 전자빔 처리(Electron beam Curing)을 실시하는 단계;

전자빔 처리된 상기 SOG막 상에 제2 절연막을 형성하는 단계;

상기 제2 절연막 상에 포토레지스트 패턴을 형성한 후 이를 마스크로 상기 제2 절연막 및 SOG막을 식각하여 상기 제1 금속층을 노출시키는 비아 홀을 형성하는 단계;

산소(O₂) 플라즈마로 상기 포토레지스트 패턴을 제거하는 단계; 및

상기 결과물 상에 제2 금속층을 증착하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 제조방법을 제공한다.

바람직하게는, 상기 제1 절연막 및 제2 절연막은 CVD 산화막, PVD 산화막, SiON 및 SiOF의 군에서 선택된 어느 하나로 이루어진다.

상기 SOG막은 스핀 온(Spin on) 방식으로 도포하며, 바람직하게는 HSQ (Hydrogen SilsesQuioxane), BCB, 플레어(Flare) 및 파릴렌(Parylene)의 군에서 선택된 어느 하나로 형성한다.

상기 제1 절연막은 2000Å 이하의 두께로 증착하는 것이 바람직하다.

상기 전자빔 처리의 온도는 500℃ 이하로 하는 것이 바람직하다.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.

도 1 내지 도 6은 본 발명에 의한 반도체장치의 제조방법을 설명하기 위한 단면도들이다.

도 1을 참조하면, 하나 이상의 배선을 갖는 게이트 전극, 비트라인 등의 도전성 패턴(12)들이 형성되어 있는 반도체기판(10) 상에 상기 도전성 패턴(12)들과 후속 공정에서 형성될 제1 금속층을 서로 절연시키기 위한 절연막(14)을 형성한다. 이어서, 상기 절연막(14)이 형성된 결과물 상에 제1 금속물질을 블랭킷(Blanket)으로 증착하여 제1 금속층(16)을 형성한 후, 그 위에 절연물질, 예컨대 CVD 산화막, PVD 산화막, SiON 또는 SiOF를 증착하여 제1 절연막(18)을 형성한다. 이때, 상기 제1 절연막(18)은 2000Å 이하의 두께로 증착하는 것이 바람직하다.

도 2를 참조하면, 상기 제1 절연막(18) 상에 포토레지스트를 도포하고 이를 노광 및 현상하여 포토레지스트 패턴(도시되지 않음)을 형성한다. 상기 포토레지스트 패턴을 마스크로 하여 상기 제1 절연막(18) 및 제1 금속층(16)을 건식 식각 방법으로 패터닝한다. 본 발명에서는, 제1 금속층(16)을 블랭킷으로 증착하고 그 위에 블로킹층으로 제1 절연막(18)을 증착한 후, 이들을 패터닝하기 때문에 제1 금속층(16) 사이의 간격이 상기 제1 절연막(18)의 증착으로 좁아지는 것을 방지할 수 있다.

도 3을 참조하면, 상기 제1 금속층(16) 및 제1 절연막(18)이 패터닝된 결과물 전면에 평탄도가 우수한 저유전 SOG막(20)을 스핀 온 방식으로 도포한다. 바람직하게는, 상기 SOG막(20)은 HSQ (Hydrogen SilsesQuioxane), BCB, 플레어(Flare) 및 파릴렌(Parylene)의 군에서 선택된 어느 하나로 형성한다. 상기 SOG막(20)은 저유전율을 갖고 있기 때문에, 기생 캐패시터의 생성을 억제할 수 있다.

도 4를 참조하면, 상기 저유전 SOG막(20)을 전자빔(21)으로 처리하여 축소시킴으로써, 모든 SOG 물질에서 자주 발생하는 포이즌 비아(Poisoned via) 문제를 해결한다.

본 발명에서는 평탄도가 우수한 SOG막(20)으로 층간절연막을 형성하고 상기 SOG막(20)을 에치백하는 공정을 생략하여 공정을 단순화시켰다. 그러나, 이러한 비 에치백(non etch-back) 공정에 실록산(Siloxane) 타입의 SOG 물질을 사용할 경우는 포이즌 비아의 문제가 발생한다. 즉, 후속 제2 금속층의 증착공정 동안에, 실록산 타입의 SOG막에서 가스제거(outgassing)가 일어나 제1 금속층과 제2 금속층 사이의 저항이 상당히 높아지거나 전기적 오픈 현상을 초래할 수 있다. 상기 가스의 소오스는 후속 처리(Curing) 공정을 불충분하게 했을 때 SOG막 내에 남아있던 수분이거나 처리공정을 진행한 후의 습식공정 동안 재흡수된 수분이다. 따라서, 상기한 가스제거 문제는 SOG막을 완전히 처리한 후 건식 공정을 진행하여 해결할 수도 있지만, SOG막의 에치백 공정을 생략할 경우 대부분은 실리케이트(Silicate) 타입의 SOG 물질을 사용함으로써 상기한 가스제거 문제를 해결하고 있다. 이 경우, 크랙 저항을 증가시키기 위하여 인(Phosphorus)을 실리케이트 SOG막에 도우핑한 PSG (Phosphosilicate glass; 9wt%의 P₂O₅를 함유)막을 사용한다. 이 PSG막을 적당히 처리할 경우 상기한 포이즌 비아의 문제가 해결될 수 있다. 그러나, 현재의 고집적 반도체장치에서는 기생 캐패시터의 생성을 억제할 수 있는 저유전율을 갖는 SOG 물질의 사용을 필요로 하고 있으므로, PSG 보다는 유전상수가 낮은 SOG 물질을 이용한 비 에치백 공정의 진행이 요구되고 있는 실정이다.

따라서, 모든 저유전 SOG 물질을 사용할 때 야기되는 포이즌 비아 문제를 해결할 대체 기술이 필요하게 되었고, 본 발명에서는 그 대체 기술로서 전자빔 처리를 사용하였다. 예를 들어, 비 에치백 공정을 진행할 경우 포이즌 비아의 문제가 심하게 나타났던 유기 SOG막의 경우, 전자빔 처리를 실시했을 때 3700cm^-1부근과 3500cm^-1부근에서 나타났던 수분 성분이 없어진 완전한 막질을 얻을 수 있었다.

이러한 전자빔 처리를 실시할 때 저유전 SOG막에서 나타내는 현상은 다음과 같다. 즉,

① SOG막의 두께가 30% 정도 감소한다.

② SOG막의 습식 식각율이 현저히 감소한다.

③ 후속 비아 홀 형성을 위한 포토레지스트 패턴을 산소 플라즈마로 제거할 때, 상기 SOG막이 손상되지 않는다.

④ SOG막의 흡습성이 없어짐으로써, 소자의 특성 열화를 방지할 수 있다.

도 5를 참조하면, 전자빔 처리된 SOG막(20) 상에 캡핑층으로 작용하는 제2 절연막(22)을 증착한다. 이때, 상기 제2 절연막(22)은 CVD 산화막, PVD 산화막, SiON 및 SiOF의 군에서 선택된 어느 하나로 형성하는 것이 바람직하다.

도 6을 참조하면, 상기 제2 절연막(22) 상에 포토레지스트를 도포하고 이를 노광 및 현상하여 포토레지스트 패턴(도시되지 않음)을 형성한다. 이어서, 상기 포토레지스트 패턴을 식각마스크로 하여 그 하부의 제2 절연막(22) 및 SOG막(20)을 건식 식각함으로써, 상기 제1 금속층(16)의 소정 부위를 노출시키는 비아 홀(h)을형성한다. 다음에, 산소(O₂) 플라즈마로 상기 포토레지스트 패턴을 제거한 후, 결과물 전면에 제2 금속물질을 증착한다. 상기 제2 금속물질을 사진식각 공정으로 패터닝함으로써, 상기 비아 홀(h)을 통해 제1 금속층(16)과 전기적으로 연결되는 제2 금속층(24)을 형성한다.

본 발명의 바람직한 다른 실시예에 의하면, 반도체장치가 다층 금속배선 구조를 갖는 경우, 도 1 내지 도6을 참조하여 설명한 공정을 반복함으로써 원하는 특성을 갖는 반도체장치를 얻을 수 있다.

상술한 바와 같이 본 발명에 의한 반도체장치의 제조방법에 의하면, 다음과 같은 효과들을 얻을 수 있다.

첫째, 평탄도가 우수한 SOG 물질을 층간절연막으로 사용함으로써 보이드 없이 금속층 사이의 간격을 매립할 수 있다.

둘째, 저유전율을 갖는 SOG 물질을 층간절연막으로 사용함으로써, 기생 캐패시터의 생성을 억제하여 RC 지연을 개선할 수 있다.

셋째, 평탄도가 우수한 저유전 SOG 물질을 증착한 후 이를 전자빔 처리함으로써, 포이즌 비아 문제를 해결할 수 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할수 있을 것이다.

Claims (1)

1. 하나 이상의 도전성 패턴이 형성되어 있는 반도체기판 상에 제1 금속층 및 제1 절연막을 순차적으로 증착하고, 이를 패터닝하는 단계;

   상기 결과물 전면에 저유전율을 갖는 SOG막을 형성하는 단계;

   상기 SOG막에 전자빔 처리(Electron beam Curing)을 실시하는 단계;

   전자빔 처리된 상기 SOG막 상에 제2 절연막을 형성하는 단계;

   상기 제2 절연막 상에 포토레지스트 패턴을 형성한 후 이를 마스크로 상기 제2 절연막 및 SOG막을 식각하여 상기 제1 금속층을 노출시키는 비아 홀을 형성하는 단계;

   산소(O₂) 플라즈마로 상기 포토레지스트 패턴을 제거하는 단계; 및

   상기 결과물 상에 제2 금속층을 증착하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 제조방법.