KR19980040315A - 반도체 소자의 본딩 패드 형성방법 - Google Patents

반도체 소자의 본딩 패드 형성방법 Download PDF

Info

Publication number
KR19980040315A
KR19980040315A KR1019960059490A KR19960059490A KR19980040315A KR 19980040315 A KR19980040315 A KR 19980040315A KR 1019960059490 A KR1019960059490 A KR 1019960059490A KR 19960059490 A KR19960059490 A KR 19960059490A KR 19980040315 A KR19980040315 A KR 19980040315A
Authority
KR
South Korea
Prior art keywords
film
nitride film
bonding pad
semiconductor device
nitride
Prior art date
Application number
KR1019960059490A
Other languages
English (en)
Other versions
KR100417462B1 (ko
Inventor
안희복
Original Assignee
김영환
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업 주식회사 filed Critical 김영환
Priority to KR1019960059490A priority Critical patent/KR100417462B1/ko
Publication of KR19980040315A publication Critical patent/KR19980040315A/ko
Application granted granted Critical
Publication of KR100417462B1 publication Critical patent/KR100417462B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01014Silicon [Si]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 소자의 본딩 패드 식각시 금속배선 상부의 반사방지막을 효과적으로 식각되도록 하기 위하여 반사방지막을 질화막으로 구성한다. 그 결과 과잉 식각으로 인한 금속의 시닝(Thinning)현상 및 본딩 패드에 금속선 형성시 접촉불량을 방지하여 소자의 수율 및 신뢰성을 향상시킬 수 있다.

Description

반도체 소자의 본딩 패드 형성방법
본 발명은 반도체 소자의 본딩 패드(Bonding Pad) 형성방법에 관한 것으로, 특히 본딩 패드의 오염(Contamination)을 방지하여 금속선 접합시 접촉력을 향상시킬 수 있는 반도체 소자의 본딩 패드 형성방법에 관한 것이다.
일반적으로 본딩 패드는 반도체 소자의 입·출력을 인출하기 위하여 형성된다.
도 1 은 종래 반도체 소자의 본딩 패드 형성방법을 설명하기 위한 단면도이다. 도 1에 도시한 바와같이 소자 제조공정이 완료된 실리콘기판(1)상에 절연막(2), 금속배선(3), 티타늄 질화막(TiN)(4), 산화막(5) 및 질화막(6)을 순차적으로 형성한다. 본딩 패드를 형성하기 위해 상기 질화막(6), 산화막(5) 및 티타늄 질화막(4)의 일부를 순차적으로 식각한 다음 금속선을 형성하게 된다. 이때 상기 식각공정시 반사방지막인 상기 티타늄 질화막(4)은 금속성분이 함유되어 있으므로 완전히 제거되지 않거나 과도한 식각시 금속배선(3)까지 손상을 가하게 되는 경우가 발생 된다. 따라서 본딩 패드에 금속선 접합시 잔존하는 티타늄 질화막(4)으로 인하여 접촉 불량이 유발되거나 금속층의 과도한 식각으로 인하여 금속층이 얇아지는 시닝(Thinning)현상이 발생한다. 이로 인하여 반도체 소자의 수율 및 신뢰성이 떨어진다.
따라서 본 발명은 본딩 패드의 오염을 방지하고 금속선 접합시 접촉력 및 전도성을 향상시키기 위하여 금속배선상에 형성된 반사방지막을 효과적으로 제거하여 상기 문제점을 해소할 수 있는 반도체 소자의 본딩 패드 형성방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 소자제조공정을 거친 실리콘기판상에 절연막을 형성한 후 상기 절연막 상에 금속배선 및 제 1 질화막을 순차적으로 형성하는 단계와, 상기 단계로부터 상기 제 1 질화막 상부에 산화막 및 제 2 질화막을 순차적으로 형성하는 단계와, 상기 단계로부터 상기 제 1 질화막, 산화막 및 제 2 질화막의 일부를 순차적으로 식각하여 본딩 패드를 형성하는 단계로 이루어지는 것을 특징으로 한다.
도 1은 종래 반도체 소자의 본딩 패드 형성방법을 설명하기 위한 단면도.
도 2는 본 발명에 따른 반도체 소자의 본딩 패드 형성방법을 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
1 및 11 : 실리콘기판, 2 및 12 : 절연막, 3 및 13 : 금속배선, 4 : 티타늄 질화막, 14 : 제 1 질화막, 5 및 15 : 산화막, 6 : 질화막, 16 : 제 2 질화막
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 소자의 본딩 패드 형성방법을 설명하기 위한 단면도이다.
도 2에 도시된 바와같이 소자 제조공정이 완료된 실리콘기판(11)상에 절연막(12)이 형성되고, 상기 절연막 상부에 금속배선(13) 및 제 1 질화막(14)을 인시투(In-situ)공정에 의해 형성한 후, 산화막(15) 및 제 2 질화막(16)을 순차적으로 형성한다. 그리고 본딩 패드를 형성하기 위하여 제 2 질화막(16), 산화막(15) 및 제 1 질화막(14)의 일부분 인시투방식으로 순차적으로 식각한다.
상기 제 1 질화막(14)은 플라즈마 화학기상증착(PECVD : Plasma Enhanced Chemical Vapor Deposition)방법으로 300 내지 500Å의 두께로 형성되며 금속배선 마스크 공정시 빛의 산란을 방지하는 역할을 한다.
상기 산화막(15)은 플라즈마 화학기상증착방법으로 2000 내지 3000Å의 두께로 형성되며 상기 제 2 질화막(16)은 플라즈마 화학기상증착방법으로 5000 내지 7000Å의 두께로 형성된다.
상술한 바와같이 금속 배선 상부에 형성되는 반사방지막을 효과적으로 제거되도록 질확막으로 구성된다. 그 결과 본딩 패드를 형성하기 위한 식각공정시 과도한 식각으로 인한 금속배선의 시닝 및 본딩 패드에 금속선 형성시 접촉불량을 방지하여 소자의 수율 및 신뢰성을 향상시키는 효과가 있다.

Claims (6)

  1. 소자제조공정을 거친 실리콘기판상에 절연막을 형성한 후 상기 절연막 상에 금속배선 및 제 1 질화막을 순차적으로 형성하는 단계와, 상기 단계로부터 상기 제 1 질화막 상부에 산화막 및 제 2 질화막을 순차적으로 형성하는 단계와, 상기 단계로부터 상기 제 1 질화막, 산화막 및 제 2 질화막의 일부를 순차적으로 식각하여 본딩 패드를 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 본딩 패드 형성방법.
  2. 제 1 항에 있어서, 상기 금속배선 및 제 1 산화막은 인시투공정에 의해 형성되는 것을 특징으로 하는 반도체 소자의 본딩 패드 형성방법.
  3. 제 1 항에 있어서, 상기 제 1 질화막은 플라즈마 화학기상증착 방식으로 300 내지 500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 본딩 패드 형성방법.
  4. 제 1 항에 있어서, 상기 산화막은 플라즈마 화학기상증착 방식으로 2000 내지 3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 본딩 패드 형성방법.
  5. 제 1 항에 있어서, 상기 제 2 질화막은 플라즈마 화학기상증착 방식으로 5000 내지 7000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 본딩 패드 형성방법.
  6. 제 1 항에 있어서, 상기 제 1 질화막, 산화막 및 제 2 질화막은 인시투 식각공정에 의해 제거되는 것을 특징으로 하는 반도체 소자의 본딩 패드 형성방법.
KR1019960059490A 1996-11-29 1996-11-29 반도체소자의 본딩패드 형성방법 KR100417462B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960059490A KR100417462B1 (ko) 1996-11-29 1996-11-29 반도체소자의 본딩패드 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960059490A KR100417462B1 (ko) 1996-11-29 1996-11-29 반도체소자의 본딩패드 형성방법

Publications (2)

Publication Number Publication Date
KR19980040315A true KR19980040315A (ko) 1998-08-17
KR100417462B1 KR100417462B1 (ko) 2004-04-13

Family

ID=37319160

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960059490A KR100417462B1 (ko) 1996-11-29 1996-11-29 반도체소자의 본딩패드 형성방법

Country Status (1)

Country Link
KR (1) KR100417462B1 (ko)

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100268858B1 (ko) * 1992-09-19 2000-11-01 김영환 반도체 장치의 칩보호막 형성 방법

Also Published As

Publication number Publication date
KR100417462B1 (ko) 2004-04-13

Similar Documents

Publication Publication Date Title
KR100417462B1 (ko) 반도체소자의 본딩패드 형성방법
US7622331B2 (en) Method for forming contacts of semiconductor device
KR0131730B1 (ko) 금속배선층 형성방법
KR100191708B1 (ko) 반도체 소자의 금속 배선 형성방법
KR0140727B1 (ko) 금속배선 콘택 제조방법
KR0154190B1 (ko) 반도체 소자의 텅스텐-플러그 형성방법
KR100208450B1 (ko) 반도체 소자의 다중 금속층 형성 방법
KR0168120B1 (ko) 반도체 소자의 텅스텐-플러그 형성방법
KR0166508B1 (ko) 반도체 소자의 금속배선 형성방법
KR19980048950A (ko) 반도체 장치의 콘택홀 형성 방법
KR20000003920A (ko) 반도체 장치 제조 방법
KR100353530B1 (ko) 반도체 소자의 제조방법
KR100552835B1 (ko) 반도체소자의 금속 플러그 형성방법
KR100447325B1 (ko) 반도체 소자의 금속배선 형성 방법
KR100618794B1 (ko) 반도체소자의 콘택홀 형성방법
KR20030043201A (ko) 반도체 소자의 콘택 플러그 형성방법
KR100324596B1 (ko) 반도체 소자의 상감형 금속배선 형성방법
KR100517910B1 (ko) 반도체소자의금속배선구조및그제조방법
KR0137619B1 (ko) 반도체 장치 제조 방법
KR100314741B1 (ko) 반도체소자의금속배선형성방법
KR100630568B1 (ko) 반도체 소자의 금속배선 형성 방법
KR100403349B1 (ko) 금속 배선과 비아 플러그의 연결 구조 및 그 형성 방법
KR100237029B1 (ko) 반도체 소자의 텅스텐 플러그 형성방법
KR19980035335A (ko) 반도체 소자의 콘택홀 세정방법
KR20000007264A (ko) 반도체소자의 금속막 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101224

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee